JP4682940B2 - タイミング信号発生装置及び半導体集積回路試験装置 - Google Patents

Description

本発明は、レート端数方式によってクロックパルスの周期よりも高い分解能を有するタイミング信号を発生するタイミング信号発生装置、及び当該タイミング信号発生装置を備える半導体集積回路試験装置に関する。

周知のように、半導体集積回路試験装置（いわゆるメモリテスタやＩＣテスタ）は、被試験対象デバイスとしての半導体集積回路（以下ＤＵＴと称す）に試験パターンを印加して得られる信号と予め定められている期待値とが一致している（パス）か否か（フェイル）を判定することにより、半導体集積回路の良品又は不良品を試験するものである。このような半導体集積回路試験装置は、試験パターンを生成するための、高精度且つ高分解能なタイミング信号を発生するタイミング信号発生装置を備えている。

例えば、下記特許文献１には、クロックパルスの周期よりも高い分解能を有するタイミング信号を発生可能なタイミング信号発生装置が開示されている。以下、この特許文献１に開示されているレート端数方式のタイミング信号発生装置について、図３を参照して説明する。なお、以下では詳細な説明を省略し、基本的な構成を挙げて説明する。

図３は、従来のタイミング信号発生装置の基本的な構成ブロック図である。周期データメモリ１０は、出力するエッジ信号（タイミング信号）Ｔｏの周期を定義する周期データ（レートデータ）Ｄ１（例えば４０ｐｓの分解能を持つ２５ビットのデータ）を記憶している。第１の加算器２０は、周期データメモリ１０から読出した周期データＤ１と、自身が前のサイクルで出力したレート端数データＤ２とを加算し、レートタイミングデータＤ_ｒａｔｅとしてタイミング発生回路４０に出力する。

ここで、レートタイミングデータＤ_ｒａｔｅは、例えば、４ｎｓの分解能を持つ１８ビットのデータであり、第１の加算器２０から出力される２５ビットの加算データのうちの下位側の７ビットが端数データ（レート端数データＤ２）として切り捨てられる。この際切り捨てられた２５ビットデータのうちの下位側（ＬＳＢ）７ビットのレート端数データＤ２（従って、このデータの分解能は、４０ｐｓ，４ｎｓスパンとなっている）は、次のサイクルで、周期データメモリ１０から読出される周期データＤ１に加算され、新しいレートタイミングデータ（４ｎｓ分解能）が生成される。

遅延量データメモリ３０は、エッジ信号Ｔｏの遅延量を定義する遅延量データＤ３を記憶している。タイミング発生回路４０は、上記レートタイミングデータＤ_ｒａｔｅ及び遅延量データメモリ３０から読出した遅延量データＤ３に基づき、レートタイミングデータＤ_ｒａｔｅにより初期化され、遅延量データＤ３に対応する遅延量を持つ遅延パルス（エッジ信号Ｔｏ）を出力する。このような構成を採用したレート端数方式のタイミング信号発生装置によれば、レート端数データＤ２と遅延量データＤ３とを使用することにより、クロックパルスの周期よりも高い分解能を有するタイミング信号（エッジ信号）を発生することができる。
特許第２９０７０３３号公報

上述した従来のレート端数方式のタイミング信号発生装置では、発生するレートが時間分解能を有するため、半導体集積回路試験装置内に別途周波数分解能を有する周波数シンセサイザなどを設ける場合、当該周波数シンセサイザの出力周波数や位相に同期したレートを発生することが困難であった。

そのため、特に周波数シンセサイザの出力周波数や位相と、タイミング信号発生装置のエッジ出力信号の周波数や位相との間に特定の関係が求められるＤＵＴの試験において支障を来たす可能性があった。とりわけ、ＤＵＴがＡ／Ｄコンバータであった場合、Ａ／Ｄコンバータのクロック入力は低ジッタが求められるが、タイミング信号発生装置にて試験用のクロックを与えると、装置の根本的問題（遅延線の非線形特性など）により、ジッタの悪いクロックしか供給できないという問題があった。また、クロックの低ジッタ化を実現するために、周波数シンセサイザにて発生した信号をＡ／Ｄコンバータのクロックとして使用した場合、上述したようにＡ／Ｄコンバータの出力データを取り込むタイミング信号発生装置との同期が取れず、試験が実行不能になるという問題があった。

本発明は、このような事情に鑑みてなされたものであり、異なる周波数分解能を有する他の信号発生装置から供給されるクロック信号の周波数や位相に同期可能な、レート端数方式のタイミング信号発生装置、及び当該タイミング信号発生装置を備えた半導体集積回路試験装置を提供し、上記の諸問題を解決することを目的とする。

上記課題を解決するために、本発明では、タイミング信号発生装置に係る第１の解決手段として、基準クロックとレート信号とを出力するレートジェネレータと、当該レートジェネレータから分配される基準クロックとレート信号とを入力し、所定の遅延量を有するタイミング信号を出力するタイミングジェネレータとを備えたタイミング信号発生装置であって、前記レートジェネレータは、固定周波数の基準クロックを発生するクロック発生手段と、周期データを記憶する第１の記憶手段と、当該第１の記憶手段から読出された周期データと自身が前回出力したレートタイミングデータの端数データとを加算する第１の加算手段と、クロック発生手段からの基準クロックを入力すると共に、第１の加算手段から出力されるレートタイミングデータに対応する所定の分解能のレート信号を出力するレート信号発生手段とから構成され、前記タイミングジェネレータは、遅延量データを記憶する第２の記憶手段と、前記第１の記憶手段に記憶された周期データと対応する端数データを記憶する第３の記憶手段と、当該第３の記憶手段から読出された端数データと自身が前回出力した端数データとを加算する第２の加算手段と、第２の記憶手段から読出された遅延量データと第２の加算手段から出力されるデータとを加算しエッジタイミングデータを出力する第３の加算手段と、前記クロック発生手段からの基準クロックとレート信号発生手段からのレート信号とを入力し、レート信号により初期化されエッジタイミングデータに対応する遅延量を有する遅延パルスをタイミング信号として出力するタイミングパルス発生回路とから構成され、外部から入力されるクロック信号と前記タイミング信号との位相を比較し、位相差に応じた補正値を出力する位相比較手段と、当該位相比較手段から出力された補正値を前記第１の加算手段から出力される端数データに加算する第４の加算手段と、前記位相比較手段から出力された補正値を前記第２の加算手段から前回出力された端数データに加算する第５の加算手段とを具備することを特徴とする。

また、本発明では、タイミング信号発生装置に係る第２の解決手段として、基準クロックとレート信号とを出力するレートジェネレータと、当該レートジェネレータから分配される基準クロックとレート信号とを入力し、所定の遅延量を有するタイミング信号を出力するタイミングジェネレータとを備えたタイミング信号発生装置であって、前記レートジェネレータは、固定周波数の基準クロックを発生するクロック発生手段と、周期データを記憶する第１の記憶手段と、当該第１の記憶手段から読出された周期データと自身が前回出力したレートタイミングデータの端数データとを加算する第１の加算手段と、クロック発生手段からの基準クロックを入力すると共に、第１の加算手段から出力されるレートタイミングデータに対応する所定の分解能のレート信号を出力するレート信号発生手段とから構成され、前記タイミングジェネレータは、遅延量データを記憶する第２の記憶手段と、前記第１の記憶手段に記憶された周期データと対応する端数データを記憶する第３の記憶手段と、当該第３の記憶手段から読出された端数データと自身が前回出力した端数データとを加算する第２の加算手段と、第２の記憶手段から読出された遅延量データと第２の加算手段から出力されるデータとを加算しエッジタイミングデータを出力する第３の加算手段と、前記クロック発生手段からの基準クロックとレート信号発生手段からのレート信号とを入力し、レート信号により初期化されエッジタイミングデータに対応する遅延量を有する遅延パルスをタイミング信号として出力するタイミングパルス発生回路とから構成され、外部から入力されるクロック信号と前記タイミング信号との位相を比較し、位相差に応じた補正値を出力する位相比較手段と、当該位相比較手段から出力された補正値を前記第１の記憶手段から読出された周期データに加算する第４の加算手段と、前記位相比較手段から出力された補正値を前記第３の記憶手段から読出された端数データに加算する第５の加算手段とを具備することを特徴とする。

一方、本発明では、半導体集積回路試験装置に係る第１の解決手段として、上記第１または第２の解決手段を有するタイミング信号発生装置と、前記位相比較手段にクロック信号を供給する他の信号発生装置とを具備することを特徴とする。

本発明によれば、異なる周波数分解能を有する他の信号発生装置（周波数シンセサイザなど）から出力されるクロック信号の周波数や位相に同期可能な、レート端数方式のタイミング信号発生装置、及び当該タイミング信号発生装置を備えた半導体集積回路試験装置を提供することが可能である。

以下、図面を参照して、本発明の一実施形態について説明する。図１は、本実施形態におけるレート端数方式のタイミング信号発生装置の基本的な構成ブロック図である。なお、図１において、図３と同様の構成要素には同一符号を付し、説明を省略する。図１に示すように、本実施形態におけるタイミング信号発生装置は、従来の図３と比べて、位相比較器５０及び第２の加算器６０を新たに備えている。

位相比較器５０は、タイミング発生回路４０から出力されるエッジ信号Ｔｏと、図示しない周波数シンセサイザ（信号発生装置）から供給される外部クロック信号ＣＬとの位相を比較し、位相差に応じたレート補正値ｎを第２の加算器６０に出力する。具体的には、この位相比較器５０は、エッジ信号Ｔｏと外部クロック信号ＣＬとの位相が一致している場合（つまり位相差がない場合）、レート補正値ｎとして「０」を出力し、また、エッジ信号Ｔｏの位相が外部クロック信号ＣＬの位相に対して進んでいる場合、正のレート補正値ｎを出力する。

第２の加算器６０は、上記位相比較器５０から出力されるレート補正値ｎと、第１の加算器２０から出力されるレート端数データＤ２とを加算し、当該加算して得られるデータをレート端数補正データＤ４として第１の加算器２０に出力する。つまり、第１の加算器２０は、周期データメモリ１０から読出した周期データＤ１と、自身が前のサイクルで出力したレート端数データＤ２とレート補正値ｎとの加算値であるレート端数補正データＤ４とを加算し、レートタイミングデータＤ_ｒａｔｅとしてタイミング発生回路４０に出力する。

次に、このように構成された本実施形態におけるタイミング信号発生装置の動作について説明する。以下では、周波数シンセサイザから供給される外部クロック信号ＣＬは、設定分解能の問題により、周期データメモリ１０に設定されている周期（周波数）とは完全に一致しておらず、周期データメモリ１０に設定されている周波数の方が若干高くなっているものと想定する。

タイミング発生回路４０から出力されるエッジ信号Ｔｏと、周波数シンセサイザから供給される外部クロック信号ＣＬとの位相が一致している場合、位相比較器５０は、レート補正値ｎとして「０」を出力する。この時、エッジ信号Ｔｏの周期は、周期データメモリ１０に設定されている値となる。

ここで、周期データメモリ１０に設定されている周波数の方が、外部クロック信号ＣＬの周波数より若干高く設定されているため、時間の経過と共にエッジ信号Ｔｏの位相が外部クロック信号ＣＬの位相に対して進んでくることになる。位相比較器５０は、この位相の進みを検出すると、正のレート補正値ｎを第２の加算器６０に出力する。

第２の加算器６０は、第１の加算器２０から出力されるレート端数データＤ２に対して、上記レート補正値ｎを加算し、レート端数補正データＤ４として第１の加算器２０に出力する。このレート補正値ｎ分だけ加算されたレート端数データＤ２（レート端数補正データＤ４）が、第１の加算器２０によって周期データＤ１に加算されるため、タイミング発生回路４０は、レート補正値ｎだけ周期が伸びたレート（つまりレートタイミングデータＤ_ｒａｔｅ）を発生する。これにより、外部クロック信号ＣＬに対して進んでいたエッジ信号Ｔｏの位相は修正され、外部クロック信号の位相と一致するかまたは遅れることになる。このように、エッジ信号Ｔｏの位相の進みが修正されることにより、位相比較器５０は、再びレート補正値ｎとして「０」を出力する。

上記のような動作を繰り替えすことにより、外部クロック信号ＣＬに対して設定されている周期データＤ１の値がずれている場合であっても、外部クロック信号ＣＬに対して位相及び周波数の一致したエッジ信号Ｔｏを発生することができる。

以上のように、本実施形態によれば、異なる周波数分解能を有する他の信号発生装置（周波数シンセサイザ）から出力されるクロック信号の周波数や位相に同期可能な、レート端数方式のタイミング信号発生装置を実現することが可能である。従って、本実施形態におけるタイミング信号発生装置を使用することにより、周波数シンセサイザの出力周波数や位相と、タイミング信号発生装置のエッジ出力信号の周波数や位相との間に特定の関係が求められるＤＵＴの試験において、周波数シンセサイザの出力周波数や位相が一致したエッジ信号を得ることができ、また、上記周波数シンセサイザと同一の周波数分解能を有する第２の周波数シンセサイザを用意することにより、第２の周波数シンセサイザの出力周波数や位相と特定の関係を有するエッジ信号も容易に得ることができる。

特に、ＤＵＴがＡ／Ｄコンバータであった場合に、Ａ／Ｄコンバータのクロック入力の低ジッタ化のために、周波数シンセサイザで発生した信号をＡ／Ｄコンバータのクロックとして使用した場合であっても、周波数シンセサイザの出力周波数及び位相に同期したタイミング信号発生装置にてＡ／Ｄコンバータの出力データを取り込むことができるため、試験の実行不能を防止することができる。

なお、本発明は上記実施形態に限定されず、以下のような変形例が考えられる。
（１）位相比較器５０の出力側にデジタルフィルタを設ける構成を採用しても良い。これにより、ノイズ等の外乱の影響を抑制し、精度の良いレート補正値ｎを得ることができる。

（２）レート補正値ｎは、エッジ信号Ｔｏと外部クロック信号ＣＬとの位相差の大きさに応じて可変しても良い。また、第２の加算器６０を周期データメモリ１０と第１の加算器２０との間に設け、レート補正値ｎを周期データメモリＤ１に加算するような構成を採用しても良い。この場合、位相比較器５０から負のレート補正値ｎを出力しても良い。

（３）タイミング信号発生装置として、例えば特許文献１（特許第２９０７０３３号公報）における図１に記載の構成を採用する場合、本願の図２に示すように、位相比較器５０から出力されるレート補正値ｎが、第１の加算手段１３から出力されるレート端数データと、第２の加算手段２３から出力されたレート端数データとの両者に加算されるように、加算器７０（第４の加算手段）及び８０（第５の加算手段）を設けるような構成を採用しても良い。または、図２において、位相比較器５０から出力されるレート補正値ｎが、第１のメモリ１２から読出される周期データ、及び第３のメモリ２２から読出されるレート端数データに加算されるように、加算器７０（第４の加算手段）及び８０（第５の加算手段）を設けるような構成を採用しても良い。この場合、位相比較器５０から負のレート補正値ｎを出力しても良い。このような構成を採用することにより、上記実施形態と同様の効果を得ることができる。

本発明の一実施形態におけるタイミング信号発生装置の構成ブロック図である。 本発明の一実施形態におけるタイミング信号発生装置の変形例である。 従来におけるタイミング信号発生装置の構成ブロック図である。

符号の説明

１０…周期データメモリ、２０…第１の加算器、３０…遅延量データメモリ、４０…タイミング発生回路、５０…位相比較器、６０…第２の加算器

Claims (3)

1. 基準クロックとレート信号とを出力するレートジェネレータと、当該レートジェネレータから分配される基準クロックとレート信号とを入力し、所定の遅延量を有するタイミング信号を出力するタイミングジェネレータとを備えたタイミング信号発生装置であって、
   前記レートジェネレータは、
   固定周波数の基準クロックを発生するクロック発生手段と、周期データを記憶する第１の記憶手段と、当該第１の記憶手段から読出された周期データと自身が前回出力したレートタイミングデータの端数データとを加算する第１の加算手段と、クロック発生手段からの基準クロックを入力すると共に、第１の加算手段から出力されるレートタイミングデータに対応する所定の分解能のレート信号を出力するレート信号発生手段とから構成され、
   前記タイミングジェネレータは、
   遅延量データを記憶する第２の記憶手段と、前記第１の記憶手段に記憶された周期データと対応する端数データを記憶する第３の記憶手段と、当該第３の記憶手段から読出された端数データと自身が前回出力した端数データとを加算する第２の加算手段と、第２の記憶手段から読出された遅延量データと第２の加算手段から出力されるデータとを加算しエッジタイミングデータを出力する第３の加算手段と、前記クロック発生手段からの基準クロックとレート信号発生手段からのレート信号とを入力し、レート信号により初期化されエッジタイミングデータに対応する遅延量を有する遅延パルスをタイミング信号として出力するタイミングパルス発生回路とから構成され、
   外部から入力されるクロック信号と前記タイミング信号との位相を比較し、位相差に応じた補正値を出力する位相比較手段と、
   当該位相比較手段から出力された補正値を前記第１の加算手段から出力される端数データに加算する第４の加算手段と、
   前記位相比較手段から出力された補正値を前記第２の加算手段から前回出力された端数データに加算する第５の加算手段と
   を具備することを特徴とするタイミング信号発生装置。
2. 基準クロックとレート信号とを出力するレートジェネレータと、当該レートジェネレータから分配される基準クロックとレート信号とを入力し、所定の遅延量を有するタイミング信号を出力するタイミングジェネレータとを備えたタイミング信号発生装置であって、
   前記レートジェネレータは、
   固定周波数の基準クロックを発生するクロック発生手段と、周期データを記憶する第１の記憶手段と、当該第１の記憶手段から読出された周期データと自身が前回出力したレートタイミングデータの端数データとを加算する第１の加算手段と、クロック発生手段からの基準クロックを入力すると共に、第１の加算手段から出力されるレートタイミングデータに対応する所定の分解能のレート信号を出力するレート信号発生手段とから構成され、
   前記タイミングジェネレータは、
   遅延量データを記憶する第２の記憶手段と、前記第１の記憶手段に記憶された周期データと対応する端数データを記憶する第３の記憶手段と、当該第３の記憶手段から読出された端数データと自身が前回出力した端数データとを加算する第２の加算手段と、第２の記憶手段から読出された遅延量データと第２の加算手段から出力されるデータとを加算しエッジタイミングデータを出力する第３の加算手段と、前記クロック発生手段からの基準クロックとレート信号発生手段からのレート信号とを入力し、レート信号により初期化されエッジタイミングデータに対応する遅延量を有する遅延パルスをタイミング信号として出力するタイミングパルス発生回路とから構成され、
   外部から入力されるクロック信号と前記タイミング信号との位相を比較し、位相差に応じた補正値を出力する位相比較手段と、
   当該位相比較手段から出力された補正値を前記第１の記憶手段から読出された周期データに加算する第４の加算手段と、
   前記位相比較手段から出力された補正値を前記第３の記憶手段から読出された端数データに加算する第５の加算手段と
   を具備することを特徴とするタイミング信号発生装置。
3. 請求項１または２記載のタイミング信号発生装置と、
   前記位相比較手段にクロック信号を供給する他の信号発生装置と
   を具備することを特徴とする半導体集積回路試験装置。

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