JP2624681B2 - タイミング信号発生器 - Google Patents
タイミング信号発生器Info
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- JP2624681B2 JP2624681B2 JP62131157A JP13115787A JP2624681B2 JP 2624681 B2 JP2624681 B2 JP 2624681B2 JP 62131157 A JP62131157 A JP 62131157A JP 13115787 A JP13115787 A JP 13115787A JP 2624681 B2 JP2624681 B2 JP 2624681B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はタイミング発生器に係り、特にICおよびLSI
等の高精度タイミング試験を行う試験装置に最適な外部
同期モード時の同期誤差を検出して補正する回路を備え
たタイミング発生器に関するものである。
等の高精度タイミング試験を行う試験装置に最適な外部
同期モード時の同期誤差を検出して補正する回路を備え
たタイミング発生器に関するものである。
従来の装置は、特開昭59−225367号公報に記載のよう
に、マイクロプロセッサ等に見られるような発振器を内
蔵しているICを試験するために、種々のタイミングクロ
ックを発生するタイミング発生器と、発振器を内蔵しな
いICを試験するためのタイミング発生器とを供用化した
ものが提案されていた。このタイミング発生器では、発
振器を内蔵しないICを試験する場合（以下、ノーマルモ
ードと称す）、基準クロックよりテスト周期信号を作成
し、該テスト周期信号を基準として、所望の遅延量を持
つタイミングクロックを発生させ試験を行なう。発振器
を内蔵するICを試験する場合（以下、外部同期モードと
称す）は、被試験ICからの出力信号（以下、デバイスク
ロックと称す）を基準クロックにより同期をとり、この
同期をとった信号をテスト同期信号として使用し、この
テスト同期信号を基準として所望の設定遅延量を有する
タイミングクロックを発生させ試験を行なっていた。し
かし、外部同期モード時において、基準クロックによ
り、デバイスクロックの同期を取る際に同期誤差が発生
する。基準クロックの周波数を上げれば、この同期誤差
を軽減することができるが、使用デバイスの動作速度に
より基準クロック周波数の上限が制限されるため、外部
同期モード時には、時間精度が劣化するという問題があ
った。
に、マイクロプロセッサ等に見られるような発振器を内
蔵しているICを試験するために、種々のタイミングクロ
ックを発生するタイミング発生器と、発振器を内蔵しな
いICを試験するためのタイミング発生器とを供用化した
ものが提案されていた。このタイミング発生器では、発
振器を内蔵しないICを試験する場合（以下、ノーマルモ
ードと称す）、基準クロックよりテスト周期信号を作成
し、該テスト周期信号を基準として、所望の遅延量を持
つタイミングクロックを発生させ試験を行なう。発振器
を内蔵するICを試験する場合（以下、外部同期モードと
称す）は、被試験ICからの出力信号（以下、デバイスク
ロックと称す）を基準クロックにより同期をとり、この
同期をとった信号をテスト同期信号として使用し、この
テスト同期信号を基準として所望の設定遅延量を有する
タイミングクロックを発生させ試験を行なっていた。し
かし、外部同期モード時において、基準クロックによ
り、デバイスクロックの同期を取る際に同期誤差が発生
する。基準クロックの周波数を上げれば、この同期誤差
を軽減することができるが、使用デバイスの動作速度に
より基準クロック周波数の上限が制限されるため、外部
同期モード時には、時間精度が劣化するという問題があ
った。
上気従来技術の問題点について、第６図を用いて説明
する。第６図は、上気従来例における、外部同期モード
時の各種クロックのタイムチャートである。第Ｎサイク
ルおよび第Ｎ＋１サイクルのデバイスクロック周期をTR
n,TRn＋１、タイミングクロックの設定遅延量をTPn,TPn
＋１、基準クロックによりデバイスクロックに同期を取
る際に発生する同期誤差をtn,tn+1（ｔ＞tm,tn+1但しｔ
は基準クロック同期）とする。設定遅延量TPn,TP
n+1は、デバイスクロックを基準として設定されるた
め、第Ｎサイクルと第Ｎ＋１サイクルに発生されるタイ
ミングクロックの時間間隔（周期）は、TR−TPn＋TPn+1
となるはずである。しかし、従来例においては、設定遅
延量TPn,TPn+1がデバイスクロックを基準クロックで同
期を取った信号（以下、同期テスト同期信号と称す。）
を基準として設定されるようになっているため、上記タ
イミングクロックの周期は、TRn−TPn＋TPn+1＋tn−t
n+1となり、tn−tn+1だけ遅延量の設定に誤差を生じる
ことになる。また、同期テスト周期信号の周期もTRn−t
n＋tn+1となり、デバイスクロックの周期TRnと等しくな
らないという問題があり、従来例ではこれらの点につい
て配慮がされていなかった。本発明の目的は、これらの
誤差をなくし高時間精度試験を可能にするタイミング信
号発生器を提供するものである。
する。第６図は、上気従来例における、外部同期モード
時の各種クロックのタイムチャートである。第Ｎサイク
ルおよび第Ｎ＋１サイクルのデバイスクロック周期をTR
n,TRn＋１、タイミングクロックの設定遅延量をTPn,TPn
＋１、基準クロックによりデバイスクロックに同期を取
る際に発生する同期誤差をtn,tn+1（ｔ＞tm,tn+1但しｔ
は基準クロック同期）とする。設定遅延量TPn,TP
n+1は、デバイスクロックを基準として設定されるた
め、第Ｎサイクルと第Ｎ＋１サイクルに発生されるタイ
ミングクロックの時間間隔（周期）は、TR−TPn＋TPn+1
となるはずである。しかし、従来例においては、設定遅
延量TPn,TPn+1がデバイスクロックを基準クロックで同
期を取った信号（以下、同期テスト同期信号と称す。）
を基準として設定されるようになっているため、上記タ
イミングクロックの周期は、TRn−TPn＋TPn+1＋tn−t
n+1となり、tn−tn+1だけ遅延量の設定に誤差を生じる
ことになる。また、同期テスト周期信号の周期もTRn−t
n＋tn+1となり、デバイスクロックの周期TRnと等しくな
らないという問題があり、従来例ではこれらの点につい
て配慮がされていなかった。本発明の目的は、これらの
誤差をなくし高時間精度試験を可能にするタイミング信
号発生器を提供するものである。
上記目的は、デバイスクロックの同期をとる際に発生
する基準クロックとデバイスクロック信号を入力し双方
のクロックのずれ（同期誤差）を検出する同期誤差検出
回路を設け、所望の設定遅延量を有するタイミングクロ
ックを作成する際に、該検出回路から出力される誤差量
の分だけ、設定遅延量を補正して設定するフエイズ発生
回路を設けることにより達成される。
する基準クロックとデバイスクロック信号を入力し双方
のクロックのずれ（同期誤差）を検出する同期誤差検出
回路を設け、所望の設定遅延量を有するタイミングクロ
ックを作成する際に、該検出回路から出力される誤差量
の分だけ、設定遅延量を補正して設定するフエイズ発生
回路を設けることにより達成される。
具体的には、被試験ICからの出力クロックを所定の基
準クロックにより同期をとりテスト周期信号として出力
する手段と、該テスト周期信号を基準として任意の設定
遅延量を有するタイミングクロックを発生する手段とを
備えたタイミング信号発生器において、該基準クロック
と該被試験ICからの出力クロックとの同期誤差を検出す
る手段と、該検出された同期誤差値に応じて前記タイミ
ングクロックを発生する手段を制御してタイミングクロ
ックの設定遅延量の補正を行なう手段とを設けることで
上記目的を達成するものである。
準クロックにより同期をとりテスト周期信号として出力
する手段と、該テスト周期信号を基準として任意の設定
遅延量を有するタイミングクロックを発生する手段とを
備えたタイミング信号発生器において、該基準クロック
と該被試験ICからの出力クロックとの同期誤差を検出す
る手段と、該検出された同期誤差値に応じて前記タイミ
ングクロックを発生する手段を制御してタイミングクロ
ックの設定遅延量の補正を行なう手段とを設けることで
上記目的を達成するものである。
上記同期誤差検出回路は、サイクル毎にデバイスクロ
ックと基準クロックの同期誤差を検出し、補正回路にお
いてタイミングクロックの設定遅延量を誤差量に応じて
補正して設定するため、高精度なタイミングクロックを
作成することができる。
ックと基準クロックの同期誤差を検出し、補正回路にお
いてタイミングクロックの設定遅延量を誤差量に応じて
補正して設定するため、高精度なタイミングクロックを
作成することができる。
以下、本発明の一実施例を第１図乃至第５図により説
明する。
明する。
第１図は、本実施例によるタイミング発生器の全体ブ
ロック図である。本タイミング発生器は、基準クロック
106、デバイスクロック105およびタイミング設定制御信
号107を入力として、任意周期のテスト周期信号108を発
生するレイト発生器101と、該テスト周期信号108と基準
クロック106を入力として該テスト周期信号108に同期し
たクロックパルス110を発生するフェイズクロック発生
器102と、上記クロックパルス110と基準クロック106と
制御信号107を入力してテスト周期信号108から任意時間
だけ遅延させたタイミングクロック111を発生するフェ
イズ発生器103、および基準クロック106とレイト発生器
101からの同期テスト周期信号208との同期誤差を検出す
る同期誤差検出回路104より構成される。同期誤差検出
回路104は、外部同期モード時にレイト発生器101内で基
準クロック106によりデバイスクロック105が同期をとら
れる際に発生する同期誤差を検出し、フエイズ発生器10
3へ送出するものであり、フエイズ発生器103ではこの検
出された誤差を補正してタイミングクロック111を発生
する。このタイミング発生器は、被試験ICが発生器を内
蔵しているかどうかにより、被試験ICに応じてテスト周
期信号108、タイミングクロック111を発生するものであ
る。以下、各部の動作をノーマルモード、外部同期モー
ドの順に詳述する。
ロック図である。本タイミング発生器は、基準クロック
106、デバイスクロック105およびタイミング設定制御信
号107を入力として、任意周期のテスト周期信号108を発
生するレイト発生器101と、該テスト周期信号108と基準
クロック106を入力として該テスト周期信号108に同期し
たクロックパルス110を発生するフェイズクロック発生
器102と、上記クロックパルス110と基準クロック106と
制御信号107を入力してテスト周期信号108から任意時間
だけ遅延させたタイミングクロック111を発生するフェ
イズ発生器103、および基準クロック106とレイト発生器
101からの同期テスト周期信号208との同期誤差を検出す
る同期誤差検出回路104より構成される。同期誤差検出
回路104は、外部同期モード時にレイト発生器101内で基
準クロック106によりデバイスクロック105が同期をとら
れる際に発生する同期誤差を検出し、フエイズ発生器10
3へ送出するものであり、フエイズ発生器103ではこの検
出された誤差を補正してタイミングクロック111を発生
する。このタイミング発生器は、被試験ICが発生器を内
蔵しているかどうかにより、被試験ICに応じてテスト周
期信号108、タイミングクロック111を発生するものであ
る。以下、各部の動作をノーマルモード、外部同期モー
ドの順に詳述する。
第２図は、同期誤差検出回路104を含むレイト発生器1
01の構成図である。本レイト発生器101は、分周器201、
カウンタ202、第１遅延回路203、メモリ204、加算器20
5、２つのマルチプレクサ213および216、ラッチ214、Ｄ
フリップフロップ（以下DFFと称す）215、第２遅延回路
215、同期回路206より構成される。ノーマルモード時に
は、入力される基準クロック105を分周器201により適切
な周波数に分周し、カウンタ202へ供給する。カウンタ2
02は、分周器出力210をクロックとしてカウントを行な
い、カウントアップ信号211を第１遅延回路203へ供給す
る。第１遅延回路203は、入力されるカウントアップ信
号211を分周器周力210の１周期内の範囲で遅延させるも
のである。第１遅延回路出力212は、同期をとるためのD
FF215、マルチプレクサ213（ノーマルモード時DFF出力2
15側を選択）を介して、テスト周期信号108としてフエ
イズクロック発生器102へ供給される。また、テスト周
期信号108は第２遅延回路215にも入力され、基準クロッ
ク105の１周期内の範囲で遅延された後、出力クロック2
12がタイミング信号発生器以外の試験装置内の他のユニ
ットへ供給される。以上の説明において、カウンタ202
のカウントアップ数および第1,第２遅延回路203,215に
おける遅延量は予め設定データ212が与えられ、制御さ
れるものである。該設定データ212は、第２遅延回路215
から出力される出力クロック112の周期設定データが格
納されているメモリ204、補正演算を行なうための加算
器205およびラッチ214より成る回路部において作成され
るものである。この設定データ212を説明するために、
基準クロックの周期をt,第（Ｎ−１）サイクルおよび第
Ｎサイクルの出力クロック212の周期TCn-1,TCnを例えば
TCn1＝5.5t,TCn＝7.3tとし、分周器201の分周周期を2t
とすると、TCn-1＝２×（2t）＋1.0t＋0.5tであるた
め、Ｎ−１サイクルにおけるカウントアップ信号211の
周期は２×（2t），第１および第２遅延回路203,215の
設定データ212は夫々1.0tおよび0.5tである。一方、TCn
＝３×（2t）＋1.0t＋0.3tであるため、第Ｎサイクルの
カウントアップ信号211の周期は３×（2t），第１およ
び第２遅延回路の設定データ212は、夫々1.0tおよび0.3
tとなるが、第２遅延回路215から得られる出力クロック
112の周期は３×（2t）−（1.0t＋0.5t）＋（1.0t＋0.3
t）＝7.3t−（1.0t＋0.5t）となり、TCn＝7.3tとは一致
しない。これは、前サイクル（Ｎ−１サイクル）におけ
る第１および第２遅延回路203,215の設定遅延量が、見
かけ上減じられてしまうために生じる不都合である。従
って、この不都合を解消するため、ラッチ214の出力か
ら前サイクルにおける遅延回路の設定データをフィード
バックし、タイミング制定制御信号107によりメモリ204
から読み出された現サイクルの周期設定データ207と、
前サイクルの遅延回路の設定データとを、加算器205に
よりサイクル毎に加算演算し、新たな周期設定データ21
2として、カウンタ201,第１および第２遅延回路203,215
に供給している。
01の構成図である。本レイト発生器101は、分周器201、
カウンタ202、第１遅延回路203、メモリ204、加算器20
5、２つのマルチプレクサ213および216、ラッチ214、Ｄ
フリップフロップ（以下DFFと称す）215、第２遅延回路
215、同期回路206より構成される。ノーマルモード時に
は、入力される基準クロック105を分周器201により適切
な周波数に分周し、カウンタ202へ供給する。カウンタ2
02は、分周器出力210をクロックとしてカウントを行な
い、カウントアップ信号211を第１遅延回路203へ供給す
る。第１遅延回路203は、入力されるカウントアップ信
号211を分周器周力210の１周期内の範囲で遅延させるも
のである。第１遅延回路出力212は、同期をとるためのD
FF215、マルチプレクサ213（ノーマルモード時DFF出力2
15側を選択）を介して、テスト周期信号108としてフエ
イズクロック発生器102へ供給される。また、テスト周
期信号108は第２遅延回路215にも入力され、基準クロッ
ク105の１周期内の範囲で遅延された後、出力クロック2
12がタイミング信号発生器以外の試験装置内の他のユニ
ットへ供給される。以上の説明において、カウンタ202
のカウントアップ数および第1,第２遅延回路203,215に
おける遅延量は予め設定データ212が与えられ、制御さ
れるものである。該設定データ212は、第２遅延回路215
から出力される出力クロック112の周期設定データが格
納されているメモリ204、補正演算を行なうための加算
器205およびラッチ214より成る回路部において作成され
るものである。この設定データ212を説明するために、
基準クロックの周期をt,第（Ｎ−１）サイクルおよび第
Ｎサイクルの出力クロック212の周期TCn-1,TCnを例えば
TCn1＝5.5t,TCn＝7.3tとし、分周器201の分周周期を2t
とすると、TCn-1＝２×（2t）＋1.0t＋0.5tであるた
め、Ｎ−１サイクルにおけるカウントアップ信号211の
周期は２×（2t），第１および第２遅延回路203,215の
設定データ212は夫々1.0tおよび0.5tである。一方、TCn
＝３×（2t）＋1.0t＋0.3tであるため、第Ｎサイクルの
カウントアップ信号211の周期は３×（2t），第１およ
び第２遅延回路の設定データ212は、夫々1.0tおよび0.3
tとなるが、第２遅延回路215から得られる出力クロック
112の周期は３×（2t）−（1.0t＋0.5t）＋（1.0t＋0.3
t）＝7.3t−（1.0t＋0.5t）となり、TCn＝7.3tとは一致
しない。これは、前サイクル（Ｎ−１サイクル）におけ
る第１および第２遅延回路203,215の設定遅延量が、見
かけ上減じられてしまうために生じる不都合である。従
って、この不都合を解消するため、ラッチ214の出力か
ら前サイクルにおける遅延回路の設定データをフィード
バックし、タイミング制定制御信号107によりメモリ204
から読み出された現サイクルの周期設定データ207と、
前サイクルの遅延回路の設定データとを、加算器205に
よりサイクル毎に加算演算し、新たな周期設定データ21
2として、カウンタ201,第１および第２遅延回路203,215
に供給している。
次に、上記テスト周期信号108に同期し、基準クロッ
ク106をＮ分周したクロックパルスを発生するためのフ
エイズクロック発生器102について第３図を用いて説明
する。第３図の例では、分周数は４（Ｎ＝４）の場合で
ある。本フエイズクロック発生器102は、２つのＤフリ
ップフロップ（以下DFFと称す）301,302および２つのオ
アゲート303,304より構成される。テスト周期信号108が
入力され、オアゲート303,304を通じてDFF301,302のＤ
入力がＨレベルとなり、基準クロック106の立上りエッ
ジにより、この“H"データを取り込み、DFF301のＱ出
力,DFF302の出力は、夫々“H",“L"レベルとなる。さ
らに、基準クロック106の次の立上りエッジがこのDFFに
入力される時点では、テスト周期信号は“L"レベルであ
り、DFF301のＤ入力にはDFF302の出力である“L"レベ
ルがDFF302のＤ入力にはDFF301のＱ出力である“H"レベ
ルが夫々入力され、テスト周期信号106の立上りエッジ
により取り込まれた結果、DFF301のＱ出力は“L"レベ
ル、DFF302の出力は“L"レベルとなる。同様に次の基
準クロック106の立上りエッジにより、DFF301,302のＱ
出力，出力は夫々“L"レベル、“H"レベルであり、さ
らに次の基準クロック106の立上りエッジにより、DFF30
1のＱ出力は“H"レベル、DFF302の出力は“L"レベル
となる。以降、テスト周期信号108が入力され“H"レベ
ルとなるまで、DFF302の出力は、“L"→“L"→“H"の
遷移を繰り返すことになり、クロックパルス110は基準
クロック1060を４分周した信号となる。以上のように、
フェイズクロック発生器102では、入力されるテスト周
期信号108に同期し、基準クロック106を４分周したクロ
ックパルス110を作成する。本実施例では、分周数Ｎを
４としたが、後述するようにクロックパルス110はフエ
イズ発生器103内のカウンタに入力されるため、分周器
Ｎは上記カウンタが動作可能な値に選択すればよく、分
周数Ｎに応じてフエイズクロック発生器102の構成は本
例に示した以外のものも、種々考えられる。
ク106をＮ分周したクロックパルスを発生するためのフ
エイズクロック発生器102について第３図を用いて説明
する。第３図の例では、分周数は４（Ｎ＝４）の場合で
ある。本フエイズクロック発生器102は、２つのＤフリ
ップフロップ（以下DFFと称す）301,302および２つのオ
アゲート303,304より構成される。テスト周期信号108が
入力され、オアゲート303,304を通じてDFF301,302のＤ
入力がＨレベルとなり、基準クロック106の立上りエッ
ジにより、この“H"データを取り込み、DFF301のＱ出
力,DFF302の出力は、夫々“H",“L"レベルとなる。さ
らに、基準クロック106の次の立上りエッジがこのDFFに
入力される時点では、テスト周期信号は“L"レベルであ
り、DFF301のＤ入力にはDFF302の出力である“L"レベ
ルがDFF302のＤ入力にはDFF301のＱ出力である“H"レベ
ルが夫々入力され、テスト周期信号106の立上りエッジ
により取り込まれた結果、DFF301のＱ出力は“L"レベ
ル、DFF302の出力は“L"レベルとなる。同様に次の基
準クロック106の立上りエッジにより、DFF301,302のＱ
出力，出力は夫々“L"レベル、“H"レベルであり、さ
らに次の基準クロック106の立上りエッジにより、DFF30
1のＱ出力は“H"レベル、DFF302の出力は“L"レベル
となる。以降、テスト周期信号108が入力され“H"レベ
ルとなるまで、DFF302の出力は、“L"→“L"→“H"の
遷移を繰り返すことになり、クロックパルス110は基準
クロック1060を４分周した信号となる。以上のように、
フェイズクロック発生器102では、入力されるテスト周
期信号108に同期し、基準クロック106を４分周したクロ
ックパルス110を作成する。本実施例では、分周数Ｎを
４としたが、後述するようにクロックパルス110はフエ
イズ発生器103内のカウンタに入力されるため、分周器
Ｎは上記カウンタが動作可能な値に選択すればよく、分
周数Ｎに応じてフエイズクロック発生器102の構成は本
例に示した以外のものも、種々考えられる。
上記フエイズクロック発生器102により作成されたク
ロックパルス110は、フエイズ発生器103に入力される。
フエイズ発生器103では、このクロックパルス110をカウ
ンタにより計数し、そのカウントアップ信号を遅延する
ことにより、テスト周期信号から所望の遅延量を持つタ
イミングクロックを作成する。第４図にフエイズ発生器
103の構成がブロック図を示す。本フエイズ発生器103
は、カウンタ401,第１遅延回路402,DFF403,第２遅延回
路404,メモリ405および演算回路406より構成される。カ
ウンタ401は、予めタイミング設定制御信号107によりメ
モリ405から読み出される。設定遅延量に応じたデータ4
14がロードされており、該データに従って入力されるク
ロックパルス110を、計数し、カウントアップ信号410を
第１遅延回路402へ送出する。従って、カウントアップ
信号410が出力されるタイミングは、基準クロック106を
Ｎ分周（本例ではＮ＝４）したクロックパルス110の周
期の整数倍である。第１遅延回路402は、このカウント
アップ信号410を入力し、クロックパルス110の１周期内
の範囲で遅延させるものである。第１遅延回路の出力41
1は、DFF403において、基準クロック106と同期がとら
れ、第２遅延回路404へ入力される。第２遅延回路404で
は、さらに、この同期がとられた信号412を、基準クロ
ック106の１周期内の範囲で遅延させ、テスト周期信号
から所望の遅延量を持つタイミングクロック111を得
る。また、第１遅延回路402,第２遅延回路404は、予め
どれだけ遅延するかを指定するデータ413が、メモリ405
から演算回路406を介して供給される。該演算回路406
は、後述のように、外部同期モード時に同期誤差の補正
演算を行なうものであり、ノーマルモード時にはメモリ
405から出力される遅延量データに対して演算を行なわ
ずそのまま、第１遅延回路402,第２遅延回路404へ供給
するものである。
ロックパルス110は、フエイズ発生器103に入力される。
フエイズ発生器103では、このクロックパルス110をカウ
ンタにより計数し、そのカウントアップ信号を遅延する
ことにより、テスト周期信号から所望の遅延量を持つタ
イミングクロックを作成する。第４図にフエイズ発生器
103の構成がブロック図を示す。本フエイズ発生器103
は、カウンタ401,第１遅延回路402,DFF403,第２遅延回
路404,メモリ405および演算回路406より構成される。カ
ウンタ401は、予めタイミング設定制御信号107によりメ
モリ405から読み出される。設定遅延量に応じたデータ4
14がロードされており、該データに従って入力されるク
ロックパルス110を、計数し、カウントアップ信号410を
第１遅延回路402へ送出する。従って、カウントアップ
信号410が出力されるタイミングは、基準クロック106を
Ｎ分周（本例ではＮ＝４）したクロックパルス110の周
期の整数倍である。第１遅延回路402は、このカウント
アップ信号410を入力し、クロックパルス110の１周期内
の範囲で遅延させるものである。第１遅延回路の出力41
1は、DFF403において、基準クロック106と同期がとら
れ、第２遅延回路404へ入力される。第２遅延回路404で
は、さらに、この同期がとられた信号412を、基準クロ
ック106の１周期内の範囲で遅延させ、テスト周期信号
から所望の遅延量を持つタイミングクロック111を得
る。また、第１遅延回路402,第２遅延回路404は、予め
どれだけ遅延するかを指定するデータ413が、メモリ405
から演算回路406を介して供給される。該演算回路406
は、後述のように、外部同期モード時に同期誤差の補正
演算を行なうものであり、ノーマルモード時にはメモリ
405から出力される遅延量データに対して演算を行なわ
ずそのまま、第１遅延回路402,第２遅延回路404へ供給
するものである。
次に、外部同期モード時の各部動作について、以下に
詳述する。
詳述する。
第２図に示すレイト発生器101では、同期回路206に、
第５図に示す様に同期ｔの基準クロック105および周期T
Rnのデバイスクロック106が入力され、同期がとられマ
ルチプレクサ213へ送出される。マルチプレクサ213は、
外部同期モード時には、同期テスト周期信号208側をし
ており、上記の同期がとられたデバイスクロック（以下
同期テスト周期信号と称す）をテスト周期信号として、
フエイズクロック発生器102および第２遅延回路215に供
給する。同期テスト周期信号208の周期は、同期誤差tn,
tn+1（ｔ＞tn,tn+1）のために、TRn−tn＋tn+1となり、
デバイスクロック106の周期TRnと等しくならない。この
ため第２遅延回路215では、同期誤差検出回路104により
サイクル毎に検出された同期誤差データ109tn,tn+1を用
いて、第Ｎおよび第Ｎ＋１サイクルの同期テスト周期信
号208を夫々（ｔ−tn），（ｔ−tn+1）だけ補正遅延さ
せる。これにより、第２遅延回路215からIC試験装置内
の他の回路部へ送出される出力クロック112の周期は、 TRn−tn＋tn+1−（ｔ−tn）＋（ｔ−tn+1）＝TRn となり、入力されるデバイスクロック106の周期と等し
くなる。
第５図に示す様に同期ｔの基準クロック105および周期T
Rnのデバイスクロック106が入力され、同期がとられマ
ルチプレクサ213へ送出される。マルチプレクサ213は、
外部同期モード時には、同期テスト周期信号208側をし
ており、上記の同期がとられたデバイスクロック（以下
同期テスト周期信号と称す）をテスト周期信号として、
フエイズクロック発生器102および第２遅延回路215に供
給する。同期テスト周期信号208の周期は、同期誤差tn,
tn+1（ｔ＞tn,tn+1）のために、TRn−tn＋tn+1となり、
デバイスクロック106の周期TRnと等しくならない。この
ため第２遅延回路215では、同期誤差検出回路104により
サイクル毎に検出された同期誤差データ109tn,tn+1を用
いて、第Ｎおよび第Ｎ＋１サイクルの同期テスト周期信
号208を夫々（ｔ−tn），（ｔ−tn+1）だけ補正遅延さ
せる。これにより、第２遅延回路215からIC試験装置内
の他の回路部へ送出される出力クロック112の周期は、 TRn−tn＋tn+1−（ｔ−tn）＋（ｔ−tn+1）＝TRn となり、入力されるデバイスクロック106の周期と等し
くなる。
ここで、同期誤差検出回路104は、例えば第７図に示
すようなものであればよい。即ち、本実施例に示す同期
誤差検出回路104は、２本の平行な伝送線路704,705、伝
送線路を駆動するドライバ702,703、伝送線路704,705上
に一定間隔で配置したダイオードブリッジ701a〜701d、
ダイオードブリッジの一端に接続した電圧源708a〜708
d、ダイオードブリッジの他の一端に接続したコンデン
サ709a〜709d、コンデンサにたくわえられた電荷を放電
させるためのFETスイッチ706a〜706d、どのダイオード
スイッチがオンしたかを検出するデコーダ710より成
る。入力信号であるデバイスクロック106と同期テスト
周期信号208との時間差（同期誤差）を測定するのに先
立ち、リセット信号711によりFET706a〜706dをオンし、
コンデンサ709a〜709dにたくわえられている電荷を放電
してコンデンサ709a〜709dの両端の電圧を０にしてお
く。
すようなものであればよい。即ち、本実施例に示す同期
誤差検出回路104は、２本の平行な伝送線路704,705、伝
送線路を駆動するドライバ702,703、伝送線路704,705上
に一定間隔で配置したダイオードブリッジ701a〜701d、
ダイオードブリッジの一端に接続した電圧源708a〜708
d、ダイオードブリッジの他の一端に接続したコンデン
サ709a〜709d、コンデンサにたくわえられた電荷を放電
させるためのFETスイッチ706a〜706d、どのダイオード
スイッチがオンしたかを検出するデコーダ710より成
る。入力信号であるデバイスクロック106と同期テスト
周期信号208との時間差（同期誤差）を測定するのに先
立ち、リセット信号711によりFET706a〜706dをオンし、
コンデンサ709a〜709dにたくわえられている電荷を放電
してコンデンサ709a〜709dの両端の電圧を０にしてお
く。
デバイスクロック106は、ドライバ702により、正パル
ス712と極性を反転した負パルス713となり、伝送線路の
特性インピーダンスZ0に等しい出力インピーダンスで出
力される。この時の正パルス712、負パルス713の電圧振
幅は、ダイオードスイッチ701a〜701dがオンせず、２倍
の電圧振幅でオンする様に選んである。
ス712と極性を反転した負パルス713となり、伝送線路の
特性インピーダンスZ0に等しい出力インピーダンスで出
力される。この時の正パルス712、負パルス713の電圧振
幅は、ダイオードスイッチ701a〜701dがオンせず、２倍
の電圧振幅でオンする様に選んである。
一方、同期テスト周期信号208も同様にドライバ703に
より、正パルス714及び負パルス715となって、伝送線路
704,705に出力される。
より、正パルス714及び負パルス715となって、伝送線路
704,705に出力される。
正パルス712,714は伝送線路704上で、負パルス713,71
5上で夫々重なる。第７図ではダイオードスイッチ701c
の位置で、正パルス712,714および負パルス713,715が夫
々重なっている。パルスが完全に重なると振幅が２倍に
なり、ダイオードスイッチ701cがオンすると電圧線708c
から、ダイオードスイッチ701cを介してコンデンサ709c
に電流が流れ、電荷がたくわえられる。従って、コンデ
ンサ709cの両端に電位差を発生するため、デコーダ710
の入力端子ICだけが“H"レベルとなる。デコーダ710に
よりどのダイオードブリッジがオンしたかを検出するこ
とにより、デバイスクロック106と同期テスト周期信号2
08との時間差、即ち同期誤差に対応した同期誤差データ
109を得る。
5上で夫々重なる。第７図ではダイオードスイッチ701c
の位置で、正パルス712,714および負パルス713,715が夫
々重なっている。パルスが完全に重なると振幅が２倍に
なり、ダイオードスイッチ701cがオンすると電圧線708c
から、ダイオードスイッチ701cを介してコンデンサ709c
に電流が流れ、電荷がたくわえられる。従って、コンデ
ンサ709cの両端に電位差を発生するため、デコーダ710
の入力端子ICだけが“H"レベルとなる。デコーダ710に
よりどのダイオードブリッジがオンしたかを検出するこ
とにより、デバイスクロック106と同期テスト周期信号2
08との時間差、即ち同期誤差に対応した同期誤差データ
109を得る。
フエイズクロック発生器（第３図）では、ノーマルモ
ード時と同様に入力される同期テスト周期信号108に同
期し、基準クロック106を４分周したクロックパルス110
をフエイズ発生器103へ供給する。
ード時と同様に入力される同期テスト周期信号108に同
期し、基準クロック106を４分周したクロックパルス110
をフエイズ発生器103へ供給する。
第５図に示すように、第Ｎサイクルのタイミングクロ
ック111のデバイスクロックからの設定遅延量をTPn,第
Ｎ＋１サイクルのそれをTPn+1とすれば、第Ｎサイクル
と第Ｎ＋１サイクルのタイミングクロック111の時間間
隔（周期）は、TR−TRn＋TRn+1となるはずである。一
方、第４図に示すフエイズ発生器103では、同期テスト
周期信号に同期したクロックパルス110からタイミング
クロック111を作成するため、仮に演算回路406におい
て、メモリ405より読み出される設定遅延量データ414
（TPn,TPn+1）を同期誤差データ109（tn,tn+1）により
補正しない場合、即ちタイミングクロック111の設定遅
延量が同期テスト周期信号108に対して設定される場合
には、出力される第Ｎサイクルと第Ｎ＋１サイクルのタ
イミングクロックの周期は、第５図に示すように、TR−
TPn＋TPn+1＋tn−tn+1となり、正確な設定遅延量とはな
り得ない。このため、演算回路406では、設定遅延量デ
ータ414（TPn,TPn+1）に同期誤差データ109（tn,tn+1）
をサイクル毎に加算演算し、補正を行い、前記タイミン
グクロック間の周期を、以下に示す様に正確なものとし
ている。
ック111のデバイスクロックからの設定遅延量をTPn,第
Ｎ＋１サイクルのそれをTPn+1とすれば、第Ｎサイクル
と第Ｎ＋１サイクルのタイミングクロック111の時間間
隔（周期）は、TR−TRn＋TRn+1となるはずである。一
方、第４図に示すフエイズ発生器103では、同期テスト
周期信号に同期したクロックパルス110からタイミング
クロック111を作成するため、仮に演算回路406におい
て、メモリ405より読み出される設定遅延量データ414
（TPn,TPn+1）を同期誤差データ109（tn,tn+1）により
補正しない場合、即ちタイミングクロック111の設定遅
延量が同期テスト周期信号108に対して設定される場合
には、出力される第Ｎサイクルと第Ｎ＋１サイクルのタ
イミングクロックの周期は、第５図に示すように、TR−
TPn＋TPn+1＋tn−tn+1となり、正確な設定遅延量とはな
り得ない。このため、演算回路406では、設定遅延量デ
ータ414（TPn,TPn+1）に同期誤差データ109（tn,tn+1）
をサイクル毎に加算演算し、補正を行い、前記タイミン
グクロック間の周期を、以下に示す様に正確なものとし
ている。
（補正後のタイミングクロック間の周期） ＝TR−（TRn＋tn）＋（TPn+1＋tn+1）＋tn−tn+1 ＝TR−TPn＋TPn+1 このようにして、補正された設定遅延量データ413は
第１および第２遅延回路402,404へ供給され、所望の設
定遅延量をもつタイミングクロック111が作成される。
第１および第２遅延回路402,404へ供給され、所望の設
定遅延量をもつタイミングクロック111が作成される。
尚、本実施例は、フエイズ発生器103を単数で説明し
たが、通常は複数のフエイズ発生器を用いて、タイミン
グ発生器を構成する。本発明はフエイズ発生器の使用数
によって制限されることはない。
たが、通常は複数のフエイズ発生器を用いて、タイミン
グ発生器を構成する。本発明はフエイズ発生器の使用数
によって制限されることはない。
以上、説明したように、本実施例によれば、外部同期
モード時に発生する同時誤差を検出し、設定遅延量を補
正することにより、高精度なタイミングクロックを発生
することができる。
モード時に発生する同時誤差を検出し、設定遅延量を補
正することにより、高精度なタイミングクロックを発生
することができる。
本発明によれば、被試験ICからの出力信号を基準とし
てタイミングクロックを発生し試験を行なう場合におい
ても、該出力信号とタイミング発生器内の基準クロック
との同期誤差を検出し、この誤差量に応じて、タイミン
グクロックの設定遅延量を補正できるので、高精度なタ
イミングクロックを発生でき、その結果高精度な試験を
行なうことができる。
てタイミングクロックを発生し試験を行なう場合におい
ても、該出力信号とタイミング発生器内の基準クロック
との同期誤差を検出し、この誤差量に応じて、タイミン
グクロックの設定遅延量を補正できるので、高精度なタ
イミングクロックを発生でき、その結果高精度な試験を
行なうことができる。
第１図乃至第５図はいずれも本発明の一実施例を示すも
ので、第１図はタイミング信号発生器のブロック図、第
２図は同期誤差検出回路を含むレイト発生器のブロック
図、第３図はフエイズクロック発生器のブロック図、第
４図はフエイズ発生器のブロック図、第５図は誤差の補
正を説明するためのタイムチャート、第６図は従来のタ
イミング信号発生器で発生する誤差を説明するためのタ
イミングチャートである。第７図は、本発明に係る同期
誤差検出回路の具体的回路構成例を示す図である。 符号の説明 101……レイト発生器 102……フエイズクロック発生器 103……フエイズ発生器 104……同期誤差検出回路
ので、第１図はタイミング信号発生器のブロック図、第
２図は同期誤差検出回路を含むレイト発生器のブロック
図、第３図はフエイズクロック発生器のブロック図、第
４図はフエイズ発生器のブロック図、第５図は誤差の補
正を説明するためのタイムチャート、第６図は従来のタ
イミング信号発生器で発生する誤差を説明するためのタ
イミングチャートである。第７図は、本発明に係る同期
誤差検出回路の具体的回路構成例を示す図である。 符号の説明 101……レイト発生器 102……フエイズクロック発生器 103……フエイズ発生器 104……同期誤差検出回路
Claims (1)
- 【請求項１】被試験ICからの出力クロックを所定の基準
クロックにより同期をとりテスト周期信号として出力す
る手段と、 該テスト周期信号を基準として任意の設定遅延量を有す
るタイミングクロックを発生する手段とを備えたタイミ
ング信号発生器において、 該基準クロックと該被試験ICからの出力クロックとの同
期誤差を検出する手段と、 該検出された同期誤差値に応じて前記タイミングクロッ
クを発生する手段を制御してタイミングクロックの設定
遅延量の補正を行なう手段とを設けたことを特徴とする
タイミング信号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131157A JP2624681B2 (ja) | 1987-05-29 | 1987-05-29 | タイミング信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131157A JP2624681B2 (ja) | 1987-05-29 | 1987-05-29 | タイミング信号発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63298076A JPS63298076A (ja) | 1988-12-05 |
| JP2624681B2 true JP2624681B2 (ja) | 1997-06-25 |
Family
ID=15051331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62131157A Expired - Fee Related JP2624681B2 (ja) | 1987-05-29 | 1987-05-29 | タイミング信号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624681B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2671207B2 (ja) * | 1987-09-16 | 1997-10-29 | 日立電子エンジニアリング株式会社 | テスターのタイミング発生器 |
| US5406198A (en) * | 1992-06-05 | 1995-04-11 | Hitachi, Ltd. | Digital circuitry apparatus |
| JP4682940B2 (ja) * | 2006-07-14 | 2011-05-11 | 横河電機株式会社 | タイミング信号発生装置及び半導体集積回路試験装置 |
| JP2023167995A (ja) * | 2022-05-13 | 2023-11-24 | 株式会社ブイ・テクノロジー | 試験回路、および半導体試験装置 |
-
1987
- 1987-05-29 JP JP62131157A patent/JP2624681B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63298076A (ja) | 1988-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |