JPS63298076A - タイミング信号発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はタイミング発生器に係り、特にＩＣおよびＬＳ
Ｉ等の制梢度タイミング試験を行う試験装置に最適な外
部同期モード時の同期誤産を検出して補正する回路を備
えたタイミング発生器に関するものである。

〔従来の技術〕

従来の装置は、特開昭５９−２２５３６７号公報に記載
のように、マイクαプロセッサ等に見られるような発振
器を内蔵しているＩＣを試験するために、種々のタイミ
ングクロックを発生するタイミング発生器と、発掘器を
内蔵しないＩＣを試験するためのタイミング発生器とを
共用化したものが従業されていた。このタイミング発生
器では、発ｈａ　　、を内蔵しないＩＣを試験する場合
（以下、ノーマルモードと称す）、基準クロツクよりテ
スト周期信号を作成し、該テスト周期信号を基準として
、所望の遅延量を持つタイミングクロックを発生させ試
験を行なう。発振器を内蔵するＩＣを試験する場合（以
下、外部同期モードと称す）は、被試験ＩＣからの出力
信号（以下、デバイスクａツクと称す）を基準りαツク
により同期をとり、この同期をとりた信号をテスト周期
信号として使用し、このテスト周期信号を基準として所
望の設定遅延量を有するタイミングクロックを発生させ
試験を行なっていた。しかし、外部同期モード時におい
て、基準クロックにより、デバイスクロックの同期を取
る際に同期誤差が発生する。基準りαツクの周α数を上
げれば、この同期誤差を軽減することができるが、使用
デバイスの動作速度により基準クロック周波数の上限が
制限されるため、外部同期モード時には、時間精度が劣
化するという問題があった。

〔発明が解決しようとする問題点〕

上記従来技術の問題点について、第６図を用いて説明す
る。第６図は、上記従来例における、外部回期モード時
の６徳クロックのタイムチャートである。第Ｎサイクル
および第Ｎ＋１サイクルのデバイスクロック周期をＴＲ
ｎ、ＴＲｒｈ＋１タイミングクロックの設定遅延量をＴ
Ｐル、ＴＰｎ＋１基準クロックによりデバイスクロック
の同期を取る除に発生する同期誤差なｔｒＬ、　ｔｎ＋
、（ｌ　＞　ｔｒｎ　ｓ　ｔ３＋１但しｔは基準りαツ
ク周期）とする。設定遅延量７’　Ｐ　ｎ　＊　７’　
Ｐ　ｒＬ＋　１は、デバイスクロックを基準として設定
されるため、第Ｎサイクルと第Ｎ＋１サイクルに発生さ
れるタイミングクロックの時間間隔（周期）ハ、ＴＲ−
ＴＰｆ＆＋ＴＰｎ＋ｔとなるはずである。しかし、従来
例においては、設定遅延ｔＴＰｎ。

ＴＰｒＬ＋１かデバイスクロックを基準クロックで同期
を堰りた信号（以下、同期テスト周期１Ｍ号と称す。）
を基準として設定されるようになっている゛ため、上記
タイミングクロックの周期は、ＴＲｒＬ−ＴＰ、＋ＴＰ
ｎ＋１＋ｔｎ　　ｔｎ＋１となり、ｔ　７＆　　ｔ　７
Ｌ　＋　１　　だけ遅廼披の設定に誤差を生じることに
なる。また、同期テスト周期信号の周期もＴＲｒＬ−ｔ
ユ＋ｔユや、となり、デバイスクロックの周Ｊ１ｊ３Ｔ
ＲｒＬと等しくならないという問題があり、従来例では
これらの点について配本がされていなかった。本発明の
目的は。

これらの誤差をなくし高時間精度試験を可能にするタイ
ミング信号発生器を提供するものである。

〔問題点を解決するための手段〕

上記目的は、デバイスクロックの同期をとる際に発生す
る基準りαツクとデバイスクロック信号を入力し双方の
クロックのずれ（同期誤差）を検出する同期誤差検出回
路を設け、所望の設定遅延ｔを有するタイミングクロッ
クを作成する際に、該検出回路から出力される誤差量の
分だけ、設定遅延量を補正して設定する７工イズ発生回
路を設けることにより達成される。

〔作用〕

上記同期誤差検出回路は、サイクル毎にデバイスクロッ
クと示葉りαツクの同期誤屋を慎出し、補正回路におい
てタイミングクロックの設定遅延量な誤差量に応じて補
正して設定するため、高梢度なタイミングクロックを作
成することができる。

〔実施例〕

以下、本発明の一実施例を第１図乃至第５図により説明
する。

第１図は、本実施例によるタイミング発生器の全体ブロ
ック図である。本タイミング発生器は、基準りαツク１
０６、デバイスクロック１０５およびタイミング設定側
ｍ信号１０７を入力として、任意周期のテスト周期信号
１０８を発生するレイト発生器１０１と該テスト周期信
号１０８と基準りαツク１０＆を入力として該テスト周
期信号１０８に同期したりαツクパルス１１０を発生す
るフェイズクロ１２発生器１０２と上記りαツクパルス
１１０と基準りαツク１０６と制御信号１０７を入力し
てテスト周期信号１０８から任意時間だけ遅延させたタ
イミングクロック１１１を発生するフェイズ発生器１０
５および基準クロック１０６とレイト発生器１０１から
の同期テスト周期信号２０８との同期誤差を検出する同
期誤差検出回路ｉｕａより構成される。同期誤差検出回
路１０４は、外部同期モード時にレイト発生器１０１内
で４４クロツク１０６によりデバイスクロック１０５が
同期をとられる際に発生する同期誤差を検出し、フェイ
ズ発生器１０′５へ送出するものであり、。

フェイズ発生器１０６ではこの検出された誤差を補正し
てタイミングクロック１１１を発生する。このタイミン
グ発生器は、被試験ＩＣが発生器を内蔵しているかどう
かにより、板試ｇ　Ｉ　ＣｉＣ応じてテスト周期信号１
０８、タイミングクロック１１１を発生するものである
。以下、各部の動作をノーマルモード、外部同期モード
の順に詳述する。

第２図は、同期誤差検出回路１０４を含むレイト発生器
１０１の構成図である。本レイト発生器１０１は、分周
器２０１、カウンタ２０２、第１遅延回路２０３、メモ
リ２０４、加算器２０５．２つのマルチプレクサ２１３
および２１６、ラッチ２１４、Ｄフリップ７０ツブ（以
下ＤＦＦと称″ｆ）２１５％第２遅延回路２１５、同期
回路２０６より構成される。ノーマルモード時には、入
力される基準クロツク１０５を分周器２０１により適切
な周波数に分周し、力９ンタ２０２へ供給する。カウン
タ２０２は、分周器出力２１０をクロツクとしてカウン
トを行ない、カウントアツプ信号２１１を第１遅延回路
２０５へ供給する。

第１遅延回路２０３は、入力されるカウントアツプ信号
２１１を分周器出力２１０の１周期内の範囲で遅延させ
るものである。第１遅延回路出力２１２は、同期をとる
ためのＤ　Ｆ　Ｆ　２１５、マルチプレクサ２１６（ノ
ーマルモード時ＤＦＦ出力２１５９１１Ｊを順）を介し
て、テスト周ＪＱ［号１０８としてフェイズクロック発
生器１０２へ供柑される。また、テスト周期信号１０８
は第２遅延回路２１５　Ｋも入力され、基準クロツク１
０５０１周期内の範囲で遅延された後、出力クロック２
１２がタイミング信号発生器以外の試験装置内の他のユ
ニットへ供＃８される。以上の説明において、カウンタ
２０２のカウントアツプ数および第１．第２遅延回路２
０５　、２１５における遅延量は予め設定データ２１２
が与えられ、制御されるものである。該設定データ２１
２は、第２遅延回路２１５から出力される出力クロツク
１１２の周期設定データが格納されているメモＩＪ　２
０４　、備正演鼻を行なうための加算器２０５およびラ
ッチ２１４より成る回路部において作成されるものであ
る。この設定データ２１２を説明するために、基準クロ
ツクの周期をｔ、第（＃−１）サイクルおよび第Ｎサイ
クルの出力クロック２１２の周期ｒｃｒＬ−１、ｒｃ？
Ｌを例えばＴＣｎｌ　”　５．５ｔ、　ＴＣｒＬ＝＝　
７．３１　　とし、分周器２０１の分周周期を２ｔとす
ると、ＴＣｒＬ−１＝＝　２刈２ｔ）−１−１，０ｔ−
）−０，５ｔであるため、Ｎ−１サイクルにおけるカウ
ントアツプ信号２１１０周期は２Ｘ（２ｊ）。

第１および第２遅延回路２０５　、２１５の設定データ
２１２は夫々１．Ｏ２および０．５−である。一方、Ｔ
Ｃル＝　５　Ｘ　（２ｔ）　＋１．０４　＋〇、３ｔ　
　であるため、第Ｎサイクルのカウントアツプ信号２１
１０周期は６ｘ（ｚｔ）、Ｍｌおよび第２遅延回路の設
定データ２１２は、夫々１．０ｔおよび０．３ｔとなる
が、第２遅延回路２１５から得られる出力クロツク１１
２の周期は３Ｘ　Ｃ２ｔ）　−（１，Ｏ４＋　０．５ｔ
）　＋　（１，Ｏ６＋　０．３ｔ）＝　７．５ｔ　−Ｃ
１，Ｏｔ　＋　０．５ｔ）となり、ＴＣｎ＝＝　７．５
ｔとは一致しない。これは、前サイクル（Ｎ−１サイク
ル）における第１および第２遅延回Ｗｉｔ　ｚｏｓ、２
ｔ５の設定遅延量が、見かけ上減じられてしまうために
生じる不都合である。従って、この不都合を解消するた
め、ラッチ２１４の出力から前サイクルにおける遅延回
路の設定データをフィードバックし、タイミング設定制
御信号１０７によりメモリ２０４から読み出された現サ
イクルの周期設定データ２０７と、前サイクルの遅延回
路の設定データとを、加算器２０５によりサイクル毎に
刃口算演算し、新たな周期設定データ２１２として、カ
ウンタ２０１．第１および第２遅延回路２０５　、２１
５に供給している。

次に、上記テスト周期信号１０８に同期し、基準クロッ
ク１０６をＮ分周したクロツクパルスを発生するための
フェイズクロ２２発生器１０２について第５図を用いて
説明する。第５図の例では、分局数はａ（Ａ’＝＝ａ）
の場合である。不フェイズクロック発生器１０２は、２
つのＤフリラグフロップ（以下ＤＦＦと称す）　３０１
　、５０２および２つのオアゲート３０３　、５０４よ
り構成される。テスト周期信号１０８が入力され、オア
ゲート５０３　、３０４を通じてＤＦ　Ｆ　ｓａｌ、　
３ｏ２のＤ入力かＨレベルとなり、基準クロック１０６
の立上りエツジにより、このｌＨｌデータを取り込み、
Ｄ　Ｆ　Ｆ　３０１のＱ出力、ＤＦＦ５０２０）Ｑ出力
は、夫々ｌＨｌ　、　＠　Ｌ“レベルとなる。

さらに、基準クロックｉＧ６の次の立上りエツジがこの
ＤＦＦに入力される時点では、テスト周期信号はｌＬル
ベルであり、Ｄ　Ｆ　Ｆ　３０１のＤ入力にはＤ　Ｆ　
Ｆ　ｓｏ２の互出力であるＩＬルベルかＤＦＦ３０２の
Ｄ入力にはｌ）　Ｆ　Ｆ　５０１のＱ出力である１Ｈ１
レベルが夫々入力され、テスト周期信号１０６の立上り
エツジにより取り込まれた結果、Ｄ　Ｆ　Ｆ　３０１の
Ｑ出力はｌＬｌレベル、Ｄ　Ｆ　Ｆ　１２のＱ出力はＬ
”レベルとなる。同様に次の基準クロック１０６の立上
りエツジにより、ＤＦＦ５０１　、３０２のＱ出力、（
出力は夫々ａＬｅレベル、１Ｈルベルであり、さらに次
の基準クロツク１０６の立上りエツジにより、Ｄ　Ｆ　
Ｆ　３０１のＱ出力は６Ｂルベル、ＤＦＦ３０２ので出
力は“Ｌ°レベルとなる。以降、テスト周期信号１０８
が入力され１Ｈ″レベルとなるまで、ＤＦＦＳＯ２ので
出力は、°Ｌ”→”Ｌ“→”Ｂ”の遷移を繰り返すこと
になり、クロックパルス１１０は基準クロック１０６を
４分周した１百号となる。以上のように、フェイズクロ
ック発生器１０２では、入力されるテスト周期信号１０
日に同期し、基準クロツク１０６を４分周したクロック
パルス１１０を作成する。不実施例では、分局数Ｎを４
としたが、恢述するようにクロックパルス１１０はフェ
イズ発生器１０Ｓ内のカウンタに入力されるため、分局
数Ｎは上記カウンタが動作可能な値に選択すればよく、
分周数Ｎに応じてフェイズクロック発生器１０２の構成
は本例に示した以外のものも、種々考えられる。

上記フェイズクロック発生器１０２により作成されたク
ロツクパルス１１０は、フェイズ発生器１０３に入力さ
れる。フェイズ発生器１０３では、このクロツクパルス
１１０をカウンタにより計数し、そのカウントアツプ信
号を遅延することにより、テスト周期信号から所望の遅
延量を持つタイミングクロックを作成する。第４図に７
工イズ発生器１０３の構成ブロック図を示す。本フェイ
ズ発生器１０５は、カウンタ４０１．第１遅延回路ａｏ
２．ＤＦＦ４０５　、　第２遅延回路４０４．メモリ４
０５および演算回路４０６より構成される。カウンタ４
０１は、予めタイミング設定制御信号１０７によりメモ
リ４０５から読み出される。設定遅延量に応じたデータ
４１４がロードされており、該データに従って入力され
るクロックパルス１１０を、計叙し、カウントアツプ信
号４１０を第１遅延回路４０２へ送出する。従って、カ
ウントアツプ信号４１０が出力されるタイミングは、基
準クロツク１０６をＮ分周（本例ではＮ＝４）ｔ、タフ
ミックパルス１１０の周期の整数倍である。第１遅延回
路４０２は、このカウントアツプ信号４１０を入力し、
クロツクパルス１１０の１周期内の範囲で遅延させるも
のである。第１遅延回路の出力４１１は、Ｄ　Ｆ　Ｆ　
ａｏ５において、基準クロック１０６と同期がとられ、
第２遅延回路４０４へ入力される。第２遅延回路４０４
では、さらに、この同期がとられた信号４１２を、基準
クロック１０６０１周期内の範囲で遅延させ、テスト周
期信号から所望の遅延量を持つタイミングクロック１１
１を得る。

また、第１遅延回路４０２．第２遅延回路４０４は、予
めどれだけ遅延するかを指定するデータ４１５が、メモ
リ４０５から演算回路４０６を介して供給される。

該演算回路４０６は、後述のように、外部同期モード時
に同期誤差の補正演算を行なうものであり、ノーマルモ
ード時にはメモリ４０５から出力される遅延量データに
対して演算を行なわずそのまま、第１遅延回路４０２．
第２遅延回結４０４へ供＠するものである。

次に外部同期モード時の各部動作につり・て、以下に詳
述する。

第２図に示すレイト発生器１０１では、同期回路２０６
に、第５図に示す様に同期ｔの基準クロツク１０５およ
び周期ＴＲｒＬのデバイスクロック１０６が入力され、
同期がとられマルチプレクサ２１３へ送出される。マル
チプレクサ２１５は、外部同期モード時には、同期テス
ト周期信号２０８側を選択しており、上記の同期がとら
れたデバイスクロック（以下同期テスト周期信号と称す
）をテスト周期信号として、フェイズクロック発生器１
０２および第２遅延回路２１５に供給する。同期テスト
周期信号２０８の周期は、同期誤’Ｍｔｎ　＊　ｔｎ＋
１　（ｔ　＞　ｔｎ　ｒｔｒＬ＋１）のために、ＴＲｒ
Ｌ−６ｒＬ＋ｔｎ＋１　　となり、デバイスクロック１
０６の周期ＴＲｖＬと寺しくならない。

このため第２遅延回路２１５では、１司期−左慣出回路
１０４によりサイクル毎に構出された同期誤差データ１
０９　ｔｒＬ　＋　’ｙＬ＋１を用いて、第Ｎｓよびｄ
Ｎ＋１サイクルの同期テスト周ｗ」１ｇ号２０８を大々
（を−ｔル）、（１−１ル＋１）だげ補正遅延さ一＋！
：ろ。これＫより、第２遅延回路２１５からＩＣＣ試製
装置内他の回路部へ送出される出力クロツク１１２０周
期は、 ＴＲｎ　　ｔｎ＋ｔｎ＋Ｉ　　Ｃ１ｔｎ）＋Ｃｔ　　ｔ
ｎ＋１）＝ＴＲｎとなり、入力されるデバイスクロック
１０６０周期と等しくなる。

ここで、同期誤差検出回路１０４は、例えば第７図に示
すようなものであればよい。即ち、本実施例に示す同期
誤差検出回路１０４は、２本の平行な伝送線路７０４　
、７０５　、伝送線路を駆動するドライバ７０２　、７
０５、伝送線路７０４　、７０５上に一足間隔で配置し
たダイオードブリッジ７０１α〜７Ｕ１ｄ、ダイオード
プリフジの一端に接続した電圧源７０８α〜７０８ｄ　
、ダイオードブリッジの他の一端に接続したコンデンサ
７０９α〜７０９ｄ　、コンデンサにだくわえられた電
荷を放電させるためのＦＥＴスイッチ７０６α〜７０６
ｄ、どのダイオードスイッチがオンしたかを検出するデ
コーダ７１０より成る。入力信号であるデバイスクロッ
ク１０６と同期テスト周期信号２０８との時間差（同期
誤差〕を測定するのに先立ち、リセット信号７１１によ
りＦ　Ｅ　Ｔ　７０６ａ　〜７０６ｄをオンし、コンデ
ンサ７０９α〜７０９ｄにたくわえられている電荷を放
電してコンデンサ７０９ａ〜７０９ｄの両端の電圧を０
にしておく。

デバイスクロック１０６は、ドライ／＜　７０２　Ｋよ
り；正パルス７１２と極性を反転した負パルス７１３と
なり、伝送線路の特性インピーダンスＺ。に寺しい出力
インピーダンスで出力される。この時の正パルス７１２
、貝パルス７１３の電圧振幅は、ダイオードスイッチ７
０１α〜７０１ｔＬがオンせず、２倍の電圧振幅でオン
する椋に選んである。

一方、同期テスト周期信号２０８も同様にドライバ７０
３により、正パルス７１４及び負パルス７１５となって
、伝送線路７０４　、７０５に出力される。

正パルス７１２　、７１４は伝送線路７０４上で、負パ
ルス７１５　、７１５上で夫々亘なる。第７図ではダイ
オードスイッチ７０１ｃの位置で、正パルス７１２，７
１４および負パルス７１３　、７１５が夫々重なってい
る。

パルスが完全に重なると振幅が２倍になり、ダイオード
スイッチ７０１ｃがオンすると電圧−７０８０から、ダ
イオードスイッチ７０１Ｃを介してコンデンサ７０９Ｃ
に電流が訛れ、電荷かた（わえられる。従って、コンデ
ンサ７０９Ｃの両端に電位差を発生するため、デコーダ
７１００入力端子ＩＣだけが１Ｈルベルとなる。デコー
ダ７１０によりどのダイオードブリッジがオンしたかを
検出することにより、デバイスクロック１０６と同期テ
スト周期信号２０８との時間差、即ち同期誤差に対応し
た同期誤差データ１０９を得る。

フェイズクロック発生器（第３図）では、ノーマルモー
ド時と同様に入力される同期テスト周期信号１０８に同
期し、基準クロツク１０６を４分周したクロックパルス
１１０を７工イズ発生器１０３へ供給する。

第５図に示すように、％Ｎサイクルのタイミングクロッ
ク１１１のデバイスクロックからの設定遅定童を７″？
ル、第Ａ’＋１サイクルのそれをＴＰｎ＋１　　とすれ
ば、第Ｎサイクルと第＃＋１サイクルのタイミングクロ
ック１１１の時間間隔（周期）は、ＴＲ−ＴＲｎ　＋　
ＴＰｎ＋ｉとなるはずである。一方、第４図に示すフェ
イズ発生器１０３では、同期テスト周期信号に同期した
クロックパルス１１０からタイミングクロック１１１を
作成するため、仮に演算回路４０６において、メモリ４
０５より読み出される設定遅延量データ４１４　（ＴＰ
ｎ　＃　７’Ｐｎ＋１　）を同期誤差データ１０９　（
ｔｙＬ、　ｔｎ＋１）に　より補正しない場合、即ちタ
イミングクロック１１１の設定遅勉艦か同期テスト周期
信号１０８に対して設定される場合には、出力される第
ＮサイクルとｉＡ’−１−１サイクルのタイミングクロ
ックの周期は、第５図に示すように、ＴＲ−ＴＰｎ　＋
　ＴＰｎ月＋　ｔｎ　　’ｌ’ｒＬ＋１　　となり、正
偽な設定遅延量とはなり得ない。このため、演算回路４
０６では、設定遅延量データ４Ｌ４　（ＴＰｒＬ、　７
’Ｐｒｉ＋ｔ）に同期誤差データ１０９　（ｔｎ　ｌ　
ｔ７Ｌ＋１　）をサイクル毎に加算演算し、補正を行い
、前記タイミングクロック間の周期を、以下に示す様に
正確なものとしている。

（補正後のタイミングクロック間の周期）＝ＴＲ−ＣＴ
ＲｒＬ十ｔｎ）＋ＣＴＰｎ＋１＋ｔｎ＋１）＋ｔｎ　　
ｔｎ＋１−１’Ｒ−Ｔｐｎ＋ＴＰル＋１ このようにして、補正された設定遅延量データ４１３は
第１および第２遅延回路４０２　、４０４へ供給され、
所梁の設定遅延量をもつタイミングクロック１１１が作
成される。

尚、本実施例は、フェイズ発生器１０３を単数で説明し
たが、適材は複数の７工イズ発生器を用いて、タイミン
グ発生器を構成する。本発明はフェイズ発生器の使用数
によって制限されることはない。

以上、説明したように、本実施例によれば、外部同期モ
ード時九発生する同時誤差を検出し、設定遅延１を補正
することにより、高精度なタイミングクロックを発生す
ることができる。

〔発明の効果〕

本発明によれば、被試験ＩＣからの出力り号を−準とし
てタイミングクロックを発生し試験を行な５１合におい
ても、該出力信号とタイミング発生器内の基準クロック
との同期誤着を横出し、この誤差量に応じて、タイミン
グクロックの設定遅延量を補正できるので、高ｙｆ１４
［なタイミングクロックを発生でき、その結果高精度な
試験を行なうことができる。

【図面の簡単な説明】

第１図乃至第５図はいずれも不発明の一実施例を示すも
ので、第１図はタイミング信号発生器のブロック図、第
２図は同期誤差検出回路を含むレイト発生器のブロック
図、第３図はフェイズクロック発生器のブロック図、第
４図はフェイズ発生器のブロック図、第５内は誤差の補
正を説明するためのタイムチャート、第６図は従来のタ
イミング信号発生器で発生する誤差を説明するためのタ
イムチャートである。第７図は、本発明に係る同期誤差
検出回路の具体的回路構成例を示す図である。 符号の説明 １０１・・・レイト発生器 １０２・・・フェイズクロック発生器 １０５・・・フェイズ発生器 １０４・・・同期誤差検出回路　　　　　　　　　　　
、／、７−代私弁理士小用勝男シ“′

Claims (1)

【特許請求の範囲】
1. １、入力される基準クロツクより、任意の設定周期を有
   するテスト周期信号を発生する手段あるいは被試験ＩＣ
   からの出力クロツクを入力し、該基準クロツクにより同
   期をとって、テスト周期信号として出力する手段と、該
   テスト周期信号から任意の設定遅延量を有するタイミン
   グクロツクを発生する手段よりなるタイミング信号発生
   器において、該基準クロツクと被試験ＩＣからの出力ク
   ロツクとの同期誤差を検出する手段と、前記手段によっ
   て検出された同期誤差値に応じて前記タイミングクロツ
   クを発生する手段を制御してタイミングクロツクの設定
   遅延量の補正を行なう手段とを設けたことを特徴とする
   タイミング信号発生器。