KR101456028B1 - Ｆｐｇａ기반 메모리 시험 장치의 출력신호 교정 장치 및 그 방법 - Google Patents

Ｆｐｇａ기반 메모리 시험 장치의 출력신호 교정 장치 및 그 방법

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Abstract

본 발명은 FPGA기반 메모리 시험 장치의 출력신호 교정 장치 및 그 방법에 관한 것으로서, 각각 서로 다른 위상의 클럭신호를 출력하는 클럭발생기(1); 및 클럭발생기(1)로부터 클럭신호를 입력받아 어드레스 신호, 데이터 신호 및 클럭신호를 출력하되, 타이밍 측정을 위한 플립플롭을 통해 복수개의 출력신호 각각의 타이밍을 교정하여 신호를 출력하는 패턴발생기(2);를 포함한다.
상기와 같은 본 발명에 따르면, 패턴발생기를 통해 출력되는 어드레스 신호, 데이터 신호, 및 클럭 신호에 대한 출력을 FPGA(Field Programmable Gate Array)와 같은 프로그래머블 로직으로 구현함으로써, 외부 지연장치의 구성없이 교정시간을 단축하고, 메모리 시험에 따라 출력되는 신호를 타이밍 적으로 정확성을 높여서 메모리 테스터의 성능(정확성)을 향상시키는 효과가 있다.

Description

ＦＰＧＡ기반 메모리 시험 장치의 출력신호 교정 장치 및 그 방법{APPARATUS FOR PROOFREADING OUTPUT SIGNAL USING FPGA OF MEMORY TEST DEVICE AND METHOD THEREFOR}
본 발명은 FPGA기반 메모리 시험 장치의 출력신호 교정 장치 및 그 방법에 관한 것으로 더욱 상세하게는, 패턴발생기와 같은 메모리를 시험하기 위한 어드레스 신호 및 데이터, 그리고 클럭 등의 출력을 FPGA(Field Programmable Gate Array)와 같은 프로그래머블 로직으로 구현함으로써, 메모리 시험에 따라 출력되는 신호를 타이밍 적으로 정확성을 높여서 메모리 테스터의 성능(정확성)을 높이는 기술에 관한 것이다.
종래의 메모리 시험 장치의 경우, 내부 동작이 기준 클럭으로 모든 동작이 이루어지고, 메모리를 위한 어드레스나 데이터 등도 고속화 되면서 각 출력 간 타이밍과 위상뿐만 아니라 커맨드용 신호간 클럭도 서로 상이하다.
대한민국 등록특허 제540506호(메모리 소자 테스트를 위한 알고리즘 패턴 생성기 및 이를이용한 메모리 테스터)에는, 각 클럭 사이클에 대해서 데이터 생성부에서 생성된 데이터와 테스트 데이터를 비교하고 불량 메모리에 대한 정보를 저장하는 데이터 비교부에 대한 기술이 개시된바 있다.
구체적으로, 메모리 시험장치의 출력신호를 보상하는 기술은, 도 1에 도시된 바와 같이, 각기 신호의 출력마다 별도의 지연장치(2)를 구성하여 외부에서 직접 측정한 출력신호를 지연장치(2)에 반영하거나, 외부에서 출력신호를 다시 궤환(feedback)시키는 교정장치(3)를 거쳐 신호간 차이를 측정한 이후, 각 출력별로 지연장치(2)에서 보상하여 메모리 시험장치의 출력신호를 보상하는 구성을 갖는다.
그러나, 전술한 바와 같은 종래의 메모리 시험장치는, 교정장치(3)를 별도로 구성하여 출력신호를 교정하고, 신호간 차이를 측정하여 지연장치(2)를 통해 다시 보상해야만 하는바, 경제적 및 공간적 손실이 발생하는 문제점이 있다.
본 발명의 목적은, 패턴발생기를 통해 출력되는 어드레스 신호, 데이터 신호, 및 클럭 신호에 대한 출력을 FPGA(Field Programmable Gate Array)와 같은 프로그래머블 로직으로 구현함으로써, 외부 지연장치의 구성없이 교정시간을 단축하고, 메모리 시험에 따라 출력되는 신호를 타이밍 적으로 정확성을 높여서 메모리 테스터의 성능(정확성)을 향상시키는데 그 목적이 있다.
이러한 기술적 과제를 달성하기 위한 본 발명의 FPGA기반 메모리 시험 장치의 출력신호 교정 장치는, 각각 서로 다른 위상의 클럭신호를 출력하는 클럭발생기(1); 및 클럭발생기(1)로부터 클럭신호를 입력받아 어드레스 신호, 데이터 신호 및 클럭신호를 출력하되, 타이밍 측정을 위한 플립플롭을 통해 복수개의 출력신호 각각의 타이밍을 교정하여 신호를 출력하는 패턴발생기(2);를 포함한다.
또한, 플립플롭은, 패턴발생기(2)의 출력신호와 클럭발생기(1)로부터 클럭신호(CLOCK1, CLOCK2)를 입력받아 각각 클럭신호에 부합하도록 PIN1과 PIN2로 신호를 출력하는 제1 플립플롭(1-1)과 제2 플립플롭(1-2); 제1 플립플롭(1-1)과 PIN1 사이에는 구비되는 제3 플립플롭(3-1); 및 제2 플립플롭(1-2)과 PIN2 사이에는 제4 플립플롭(3-2);을 포함한다.
이때, 제3 플립플롭(3-1)은, 제1 플립플롭(1-1)의 클럭신호(2-1)와 공통 클럭신호를 입력받고, 제4 플립플롭(3-2)은, 제2 플립플롭(1-2)의 클럭신호(2-1)와 공통 클럭신호를 입력받는 것을 특징으로 한다.
또한, 플립플롭은, 제3 플립플롭(3-1)과 제4 플립플롭(3-2)이 각각 가변되는 클럭의 시간 차이를 교정하여 PIN1과 PIN2가 동일한 시간에 신호를 출력하도록 구성되는 것을 특징으로 한다.
그리고, 제4 플립플롭(3-2)은, 제3 플립플롭(3-1)으로부터 입력받은 클럭신호와 제2 플립플롭(1-2) 클럭신호를 더하는 작업을 반복 수행하여 제3 플립플롭(3-1)과 동일한 시간에 클럭신호를 출력하도록 하는 교정하는 것을 특징으로 한다.
한편, 전술한 장치를 기반으로 하는 본 발명의 FPGA기반 메모리 시험 장치의 출력신호 교정 방법은, 클럭발생기가 각기 상이한 위상을 갖는 클럭신호를 출력하는 (a) 단계; 패턴발생기가 클럭신호를 입력받는 (b) 단계; 및 패턴발생기의 플립플롭이 복수개의 클럭신호 각각의 출력 타이밍을 교정하여 신호를 출력하는 (c) 단계;를 포함한다.
그리고, (c) 단계는, 패턴발생기의 제1 플립플롭과 제2 플립플롭이 패턴발생기의 출력신호와 클럭발생기로부터 입력받은 클럭신호를 입력받는 (c-1) 단계; 제3 플립플롭이 제1 플립플롭의 클럭신호와 공통 클럭신호를 입력받는 (c-2) 단계; 제4 플립플롭이 제2 플립플롭의 클럭신호와 공통 클럭신호를 입력받는 (c-3) 단계; 제4 플립플롭은 제3 플립플롭으로부터 입력받은 클럭신호와 제2 플립플롭 클럭신호를 더하는 (c-4) 단계; 제3 플립플롭과 제4 플립플롭이 출력하는 클럭신호가 일치하는지 여부를 판단하는 (c-5) 단계; 및 (c-5) 단계의 판단결과, 제3 플립플롭과 제4 플립플롭이 출력하는 클럭신호가 일치하는 경우, 제3 플립플롭과 제4 플립플롭이 PIN1과 PIN2로 신호를 출력하는 (c-6) 단계;를 포함하는 것을 특징으로 한다.
상기와 같은 본 발명에 따르면, 패턴발생기를 통해 출력되는 어드레스 신호, 데이터 신호, 및 클럭 신호에 대한 출력을 FPGA(Field Programmable Gate Array)와 같은 프로그래머블 로직으로 구현함으로써, 외부 지연장치의 구성없이 교정시간을 단축하고, 메모리 시험에 따라 출력되는 신호를 타이밍 적으로 정확성을 높여서 메모리 테스터의 성능(정확성)을 향상시키는 효과가 있다.
도 1은 종래의 메모리 시험장치의 출력신호를 출력신호 교정장치를 도시한 구성도.
도 2는 본 발명에 따른 FPGA기반 메모리 시험 장치의 출력신호 교정 장치를 도시한 구성도.
도 3은 본 발명에 따른 FPGA기반 메모리 시험 장치의 출력신호 교정 장치의 패턴발생기 출력부를 도시한 구성도.
도 4는 본 발명에 따른 FPGA기반 메모리 시험 장치의 출력신호 교정 방법을 도시한 순서도.
도 5는 본 발명에 따른 FPGA기반 메모리 시험 장치의 출력신호 교정 방법의 제S30단계의 세부과정을 도시한 순서도.
본 발명의 구체적인 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 할 것이다. 또한, 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
도 2에 도시된 바와 같이 본 발명에 따른 FPGA기반 메모리 시험 장치의 출력신호 교정 장치(A)는, 각각 서로 다른 위상의 클럭을 발생시키는 클럭발생기(1), 및 클럭발생기(1)의 출력을 입력받아 어드레스 신호, 데이터 신호 및 클럭 신호를 출력하는 패턴발생기(2)를 포함하여 구성된다.
먼저, 클럭발생기(1)는 복수개의 클럭신호를 출력하되, 출력되는 클럭신호가 각기 상이한 위상을 갖도록 구성된다.
그리고, 패턴발생기(2)는 클럭발생기(1)로부터 클럭신호를 입력받아 어드레스 신호, 데이터 신호 및 클럭신호를 출력하되, 기 정의된 FPGA 프로그래머블 로직의 제어에 따라 각각의 신호 출력단에 구성되어 타이밍 측정을 위한 플립플롭을 통해 복수개의 출력신호 각각의 타이밍을 교정하여 신호를 출력한다.
이하, 도 3을 참조하여 본 발명에 따른 FPGA기반 메모리 시험 장치의 출력신호 교정 장치(A)의 타이밍 측정을 위한 플립플롭에 대해 살피면 아래와 같다.
먼저, 제1 플립플롭(1-1)과 제2 플립플롭(1-2)은 패턴발생기(2)의 출력신호와 클럭발생기(1)로부터 클럭신호(CLOCK1, CLOCK2)를 입력받아 각각 클럭신호에 부합하도록 PIN1과 PIN2로 신호를 출력한다.
이때, PIN1과 PIN2는 입출력이 가능하도록 설계되어 그 상태를 독출할 수 있도록 구성되며, 제1 플립플롭(1-1)과 PIN1 사이에는 제3 플립플롭(3-1)이 구비되고, 제2 플립플롭(1-2)과 PIN2 사이에는 제4 플립플롭(3-2)이 구비된다.
구체적으로, 제3 플립플롭(3-1)은 제1 플립플롭(1-1)의 클럭신호(2-1)와 제4 플립플롭과 동일하게 사용되는 공통 클럭신호를 입력받아 가변된 클럭신호를 제4 플립플롭(3-2)으로 출력하고, 제4 플립플롭(3-2)은 제2 플립플롭(1-2)의 클럭신호(2-1)와 제3 플립플롭(3-1)과 동일하게 사용되는 공통 클럭신호를 입력받아 가변된 클럭신호를 제3 플립플롭(3-1)으로 출력하도록 구성되어, 제3 플립플롭(3-1)과 제4 플립플롭(3-2)이 각각 가변되는 클럭의 시간 차이를 교정하여 PIN1과 PIN2가 동일한 시간에 신호를 출력하도록 한다.
즉, CLOCK1이 빠르게 출력되는 경우, 제3 플립플롭(3-1)의 클럭신호가 먼저 가변되고, 반대로 CLOCK2가 빠르게 출력되는 경우, 제4 플립플롭(3-2)의 클럭신호가 가변됨에 따라, 제3 플립플롭(3-1)의 클럭신호 출력시간과 제4 플립플롭(3-2)의 클럭신호 출력시간의 차이를 도출할 수 있다.
이에 따라, 제4 플립플롭(3-2)은 제3 플립플롭(3-1)으로부터 입력받은 클럭신호와 제2 플립플롭(1-2) 클럭신호를 더하는 작업을 반복 수행하여 제3 플립플롭(3-1)과 동일한 시간에 클럭신호를 출력하도록 하는 교정이 가능하며, 상기와 같은 교정에 따라 PIN1과 PIN2는 동일한 시간에 신호를 출력하게 된다.
이하, 전술한 도 2 및 도 3과, 도 4를 참조하여 본 발명에 따른 FPGA기반 메모리 시험 장치의 출력신호 교정 방법에 대해 살피면 아래와 같다.
먼저, 클럭발생기(1)가 각기 상이한 위상을 갖는 클럭신호를 출력한다(S10).
이어서, 패턴발생기(2)가 클럭신호를 입력받는다(S20).
그리고, 패턴발생기(2)의 플립플롭이 복수개의 클럭신호 각각의 출력 타이밍을 교정하여 신호를 출력한다(S30).
이하, 도 5를 참조하여 본 발명에 따른 FPGA기반 메모리 시험 장치의 출력신호 교정 방법의 제S30단계 세부과정에 대해 살피면 아래와 같다.
제S20단계 이후, 패턴발생기(2)의 제1 플립플롭(1-1)과 제2 플립플롭(1-2)이 패턴발생기(2)의 출력신호와 클럭발생기(1)로부터 클럭신호(CLOCK1, CLOCK2)를 입력받는다(S31).
이어서, 제3 플립플롭(3-1)이 제1 플립플롭(1-1)의 클럭신호(2-1)와 공통 클럭신호를 입력받는다(S32).
뒤이어, 제4 플립플롭(3-2)이 제2 플립플롭(1-2)의 클럭신호(2-2)와 공통 클럭신호를 입력받는다(S33).
이어서, 제4 플립플롭(3-2)이 제3 플립플롭(3-1)으로부터 입력받은 클럭신호와 제2 플립플롭(1-2) 클럭신호를 더한다(S34).
뒤이어, 제3 플립플롭(3-1)과 제4 플립플롭(3-2)이 출력하는 클럭신호가 일치하는지 여부를 판단한다(S35).
제S35단계의 판단결과, 제3 플립플롭(3-1)과 제4 플립플롭(3-2)이 출력하는 클럭신호가 일치하는 경우, 제3 플립플롭(3-1)과 제4 플립플롭(3-2)이 PIN1과 PIN2로 신호를 출력한다(S36).
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변경 및 수정과 균등 물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
A: FPGA기반 메모리 시험 장치의 출력신호 교정 장치
1: 클럭발생기 2: 패턴발생기
3: 플립플롭 1-1: 제1 플립플롭
1-2: 제2 플립플롭 2-1: 제1 플립플롭의 클럭신호
2-2: 제2 플립플롭의 클럭신호 3-1: 제3 플립플롭
3-2: 제4 플립플롭

Claims (6)

  1. 출력신호 교정 장치에 있어서,
    각각 서로 다른 위상의 클럭신호를 출력하는 클럭발생기(1); 및
    상기 클럭발생기(1)로부터 클럭신호를 입력받아 어드레스 신호, 데이터 신호 및 클럭신호를 출력하되,
    타이밍 측정을 위한 플립플롭을 통해 복수개의 출력신호 각각의 타이밍을 교정하여 신호를 출력하는 패턴발생기(2);를 포함하고,
    상기 플립플롭은,
    상기 패턴발생기(2)의 출력신호와 클럭발생기(1)로부터 클럭신호(CLOCK1, CLOCK2)를 입력받아 각각 클럭신호에 부합하도록 PIN1과 PIN2로 신호를 출력하는 제1 플립플롭(1-1)과 제2 플립플롭(1-2);
    상기 제1 플립플롭(1-1)과 PIN1 사이에는 구비되는 제3 플립플롭(3-1); 및
    상기 제2 플립플롭(1-2)과 PIN2 사이에는 제4 플립플롭(3-2);을 포함하되,
    상기 제3 플립플롭(3-1)은,
    상기 제1 플립플롭(1-1)의 클럭신호(2-1)와 공통 클럭신호를 입력받고,
    상기 제4 플립플롭(3-2)은,
    상기 제2 플립플롭(1-2)의 클럭신호(2-1)와 공통 클럭신호를 입력받는 것을 특징으로 하는 FPGA기반 메모리 시험 장치의 출력신호 교정 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 플립플롭은,
    상기 제3 플립플롭(3-1)과 제4 플립플롭(3-2)이 각각 가변되는 클럭의 시간 차이를 교정하여 PIN1과 PIN2가 동일한 시간에 신호를 출력하도록 구성되는 것을 특징으로 하는 FPGA기반 메모리 시험 장치의 출력신호 교정 장치.
  4. 제1항에 있어서,
    상기 제4 플립플롭(3-2)은,
    상기 제3 플립플롭(3-1)으로부터 입력받은 클럭신호와 제2 플립플롭(1-2) 클럭신호를 더하는 작업을 반복 수행하여 제3 플립플롭(3-1)과 동일한 시간에 클럭신호를 출력하도록 하는 교정하는 것을 특징으로 하는 FPGA기반 메모리 시험 장치의 출력신호 교정 장치.
  5. 출력신호 교정 방법에 있어서,
    (a) 클럭발생기가 각기 상이한 위상을 갖는 클럭신호를 출력하는 단계;
    (b) 패턴발생기가 클럭신호를 입력받는 단계; 및
    (c) 패턴발생기의 플립플롭이 복수개의 클럭신호 각각의 출력 타이밍을 교정하여 신호를 출력하는 단계;를 포함하되,
    상기 (c) 단계는,
    (c-1) 패턴발생기의 제1 플립플롭과 제2 플립플롭이 패턴발생기의 출력신호와 클럭발생기로부터 입력받은 클럭신호를 입력받는 단계;
    (c-2) 제3 플립플롭이 제1 플립플롭의 클럭신호와 공통 클럭신호를 입력받는 단계;
    (c-3) 제4 플립플롭이 제2 플립플롭의 클럭신호와 공통 클럭신호를 입력받는 단계;
    (c-4) 제4 플립플롭은 제3 플립플롭으로부터 입력받은 클럭신호와 제2 플립플롭 클럭신호를 더하는 단계;
    (c-5) 제3 플립플롭과 제4 플립플롭이 출력하는 클럭신호가 일치하는지 여부를 판단하는 단계; 및
    (c-6) 상기 (c-5) 단계의 판단결과, 제3 플립플롭과 제4 플립플롭이 출력하는 클럭신호가 일치하는 경우, 제3 플립플롭과 제4 플립플롭이 PIN1과 PIN2로 신호를 출력하는 단계;를 포함하는 것을 특징으로 하는 FPGA기반 메모리 시험 장치의 출력신호 교정 방법.
  6. 삭제
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