KR101337333B1

KR101337333B1 - 반도체소자 테스터용 신호발생장치의 포맷터

Info

Publication number: KR101337333B1
Application number: KR1020120020853A
Authority: KR
Inventors: 이의원; 최영배
Original assignee: 주식회사 유니테스트
Priority date: 2012-02-29
Filing date: 2012-02-29
Publication date: 2013-12-06
Also published as: KR20130099384A

Abstract

본 발명은 반도체소자 테스터용 신호발생장치에 관한 것이다.
본 발명에 따르면, 글로벌 클럭 버퍼를 구비하고, 글로벌 클럭 버퍼를 구비함에 따른 새로운 로직을 설계함으로써 셋신호와 리셋신호 간이나 각 채널간의 스큐 발생을 최소화시킬 수 있는 기술이 개시된다.

Description

반도체소자 테스터용 신호발생장치의 포맷터{Formatter of Signal Generator for Semiconductor device Tester}

본 발명은 반도체소자에 테스트신호를 인가한 후 그에 따라 반도체소자로부터 오는 응답신호를 판독하는 반도체소자 테스터에 관한 기술이다.

반도체소자는 출하하기에 앞서 생산과정의 각 단계마다 반도체소자들로 테스트신호를 인가하고 작동시킬 때 반도체소자의 동작이 적정한지 여부를 테스트하게 된다. 그리고 이러한 테스트를 수행하는 장비가 테스터이다. 테스터는 테스트신호를 발생시켜 반도체소자로 인가시킨 후 반도체소자로부터 오는 응답신호를 판독함으로써 반도체소자의 양호 또는 불량 여부를 판정할 수 있게 된다.

위와 같은 테스터에서 테스트신호를 발생시키는 기술은 예를 들어 대한민국 공개특허 10-2007-0122373호(발명의 명칭 : 반도체 메모리 테스터, 이하 '선행기술'이라 함) 등을 통해 개시되어 있다.

선행기술에서 알 수 있는 바와 같이, 테스터는 패턴 발생기(CG, 선행기술에서는 '패턴 발생부'로 명명 됨)로부터 출력된 패턴 신호와 클럭 발생기(PG, 선행기술에서는 '타이밍 발생부'라고 명명 됨)로부터 출력된 클럭 신호에 기초하여 포맷터(100)에서 리턴 제로(RZ)나 논리턴 제로(NRZ) 등의 소정의 신호 형식으로 포맷된 신호를 드라이버(DR)로 출력하고, 이에 따라 드라이버(DR)에서 반도체소자로 테스트신호를 인가시키게 된다. 그리고 이들 중 본 발명은 포맷터와 관계한다.

종래의 포맷터(100)는, 도2에서 참조되는 바와 같이, b-클럭 선택부(111), c-클럭 선택부(112), 포맷 설정부(120) 및 셋(Set) 또는 리셋(Reset)신호(이하 'S/R신호'라 함)를 발생시키는 S/R신호 발생부(130) 등을 포함하여 구성되어 있다. 참고로 포맷터(100)는 수백 개의 채널을 가지는 것이 일반적이나, 도2에는 하나의 채널에 해당하는 구성만을 도시하였다.

b-클럭 선택부(111)는 클럭 발생기로부터 오는 b클럭신호들 중 어느 하나의 b클럭신호를 선택하고, c-클럭 선택부(111)는 클럭 발생기로부터 오는 c클럭신호들 중 어느 하나의 c클럭신호를 선택하며, 포맷 설정부(120)는 패턴 발생기로부터 오는 패턴에 기초하여 셋값/리셋값 데이터를 출력한다.

그리고 S/R신호 발생부(130)는 b-클럭 선택부(111), c-클럭 선택부(112) 및 포맷 설정부(120)로부터 오는 신호에 기초하여 셋신호 또는 리셋신호를 드라이버(DR)로 출력한다. 이를 위해 S/R신호 발생부(130)는 예를 들어 4개의 앤드게이트(AND Gate), 2개의 오어게이트(OR Gate) 및 S/R FF(S/R 플립플롭, 데이터 플립플롭으로 대체될 수도 있음)로 구성된다.

그런데, 위와 같은 종래의 포맷터(100)를 FPGA를 이용하여 구현하면, FPGA의 배선 특성으로 인하여 셋신호와 리셋신호 간의 시간 차이(skew, 이하 '스큐'라 함)가 발생할 뿐만 아니라, 다수개의 채널 간에도 시간 차이가 발생하게 된다.

따라서 그러한 스큐를 최소화시킬 수 있는 기술이 개발되어질 필요가 있는 것이다.

따라서 본 발명의 목적은 FPGA에서 포맷터를 구현할 때 셋신호와 리셋신호, 그리고 각 채널간의 시간 차이를 최소화하기 위해서 FPGA에서 글로벌 클럭 버퍼(Global Clock Buffer)를 적용하고자 하는 것이다.

상기한 바와 같은 본 발명에 따른 반도체소자 테스터용 신호발생장치는, 복수개의 채널들 각각 마다, 클럭 발생기로부터 오는 b클럭신호들의 스큐를 최소화하여 출력시키는 제1 글로벌 클럭 버퍼부; 클럭 발생기로부터 오는 c클럭신호들의 스큐를 최소화하여 출력시키는 제2 글로벌 클럭 버퍼부; 패턴 발생기로부터 오는 패턴에 기초하여 셋값/리셋값 데이터들을 출력시키는 포맷 설정부; 상기 제1 글로벌 클럭 버퍼부 또는 제2 글로벌 클럭 버퍼부로부터 오는 클럭신호와 상기 포맷 설정부로부터 오는 데이터를 기초로 요구되는 클럭으로 데이터를 포맷하여 출력시키는 다수개의 데이터 플립플롭; 및 상기 다수개의 데이터 플립플롭으로부터 오는 데이터를 조합하여 원하는 포맷의 데이터를 출력시키는 포맷 출력 발생부; 를 가진다.

상기 포맷 출력 발생부는 다수개의 앤드게이트, 2개의 오어게이트 및 신호 조합 부분을 구비한다.

위와 같은 본 발명에 따르면 FPGA에서 글로벌 클럭 버퍼가 클럭 신호의 스큐를 최소한으로 억제하여 각 신호들의 스큐를 최소화시켜 주는 효과가 있다.

도1은 일반적인 반도체소자 테스터용 신호발생장치에 대한 개략도이다.
도2는 도1의 신호발생장치에 적용된 종래 기술에 따른 포맷터에 대한 구조도이다.
도3은 본 발명의 실시예에 따른 포맷터에 대한 구조도이다.

이하 상기한 바와 같은 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 설명하되, 설명의 간결함을 위해 중복되는 설명이나 동일 구성에 대한 부호는 가급적 생략하거나 압축한다.

도3은 본 발명의 일 실시예에 따른 포맷터(300)에 대한 개략적인 구조도이다.

본 실시예에 따른 포맷터(300)는, 제1 글로벌(Global) 클럭(Clock) 버퍼(Buffer)부(311), 제2 글로벌 클럭 버퍼부(312), 포맷 설정부(320), 다수개의 데이터 플립플롭(331a 내지 331f, 332a 내지 332f) 및 포맷 출력 발생부(340) 등을 포함하여 구성된다.

제1 글로벌 클럭 버퍼부(311) 및 제2 글로벌 클럭 버퍼부(312) 각각은 클럭 발생기로부터 오는 b클럭신호와 c클럭신호들의 스큐를 최소화시켜 데이터 플립플롭(331a 내지 331f, 332a 내지 332f)으로 출력시키는 역할을 담당한다. 참고로 종래의 포맷터에서는 SR플리플롭의 셋신호와 리셋신호가 클럭으로 들어가지 않고 데이터라인으로 들어가기 때문에 글로벌 클럭 버퍼를 이용하지 못한다. 따라서 각 채널들의 시간 차이를 줄일 수 없었다. 그러나 본 발명에서는 SR 플리플롭을 이용하지 않고 데이터 플리플롭을 이용하여 글로벌 클럭 버퍼를 사용할 수 있도록 함으로써 각 채널들의 시간 차이를 최소화할 수 있게 되는 것이다.

포맷 설정부(320)는 패턴 발생기로부터 오는 패턴에 기초하여 셋값/리셋값 데이터를 각각의 데이터 플립플롭(331a 내지 331f, 332a 내지 332f)으로 출력한다.

다수개의 데이터 플립플롭(331a 내지 331f, 332a 내지 332f)은 클럭신호와 셋값/리셋값 데이터를 기초로 요구되는 클럭으로 데이터를 포맷하여 포맷 출력 발생부(340)로 출력시킨다. 즉, 부호 331a 내지 331f의 데이터 플립플롭은 제1 글로벌 클럭 버퍼부(311)에서 오는 클럭신호와 포맷 설정부(320)에서 오는 셋값/리셋값 데이터를 기초로 요구되는 클럭으로 데이터를 포맷하여 포맷 출력 발생부(340)로 출력시키며, 부호 332a 내지 332f의 데이터 플립플롭은 제2 글로벌 클럭 버퍼부(312)에서 오는 클럭신호와 포맷 설정부(320)에서 오는 셋값/리셋값 데이터를 기초로 요구되는 클럭으로 데이터를 포맷하여 포맷 출력 발생부(340)로 출력시킨다. 여기서 참고로 데이터 플립플롭(331a 내지 331f, 332a 내지 332f)은 클럭발생기로부터 오는 클럭신호의 개수만큼의 구비되는데, 예를 들어, 도3에서 참조되는 바와 같이 b클럭신호가 6개(bclk0, bclk1, bclk2, bclk3, bclk4, bclk5)개이고 c클럭신호가 6개(cclk0, cclk1, cclk2, cclk3, cclk4, cclk5)인 경우 데이터 플립플롭은 총 12개가 구비되는 것이다. 물론, 실시하기에 따라서 b클럭신호가 8개 c클럭신호가 8개일 수도 있다.

그리고 포맷 출력 발생부(340)는 다수개의 데이터 플립플롭(331a 내지 331f, 332a 내지 332f)으로부터 오는 데이터를 조합하여 원하는 포맷의 데이터를 출력시킨다. 이를 위해 포맷 출력 발생부(340)는 데이터 플립플롭(331a 내지 331f, 332a 내지 332f)만큼의 개수로 구비되는 앤드게이트(AND Gate)와 2개의 오어게이트(OR Gate) 및 신호 조합부분(341)을 구비한다. 여기서 신호 조합 부분(341)은 각 플리플롭(331a 내지 331f, 332a 내지 332f)과 앤드게이트(AND Gate), 오어게이트(OR Gate)의 출력 신호를 ch_format[3:0]에서 선택된 포맷으로 만들어 출력한다.

위와 같은 구조로 인하여 출력되는 셋신호와 리셋신호 간의 스큐 또는 각 채널 간의 스큐가 최소화될 수 있게 되는 것이다.

참고로 위에서 설명한 구조는 포맷터(300)에 구성되는 하나의 채널만을 대상으로 하였기 때문에 포맷터(300)에는 위와 같은 구조를 채널의 개수만큼 가지고 있게 된다.

상술한 바와 같이, 본 발명에 대한 구체적인 설명은 첨부된 도면을 참조한 실시예에 의해서 이루어졌지만, 상술한 실시예는 본 발명의 바람직한 예를 들어 설명하였을 뿐이기 때문에, 본 발명이 상기의 실시예에만 국한되는 것으로 이해되어져서는 아니 되며, 본 발명의 권리범위는 후술하는 청구범위 및 그 등가개념으로 이해되어져야 할 것이다.

300 : 포맷터
311 : 제1 글로벌 클럭 버퍼
312 : 제2 글로벌 클럭 버퍼
320 : 포맷 설정부
331a 내지 331f, 332a 내지 332f : 데이터 플립플롭
340 : 포맷 출력 발생부

Claims

복수개의 채널들 각각 마다,
수신되는 b클럭신호들의 스큐를 최소화하여 출력시키는 제1 글로벌 클럭 버퍼부;
수신되는 c클럭신호들의 스큐를 최소화하여 출력시키는 제2 글로벌 클럭 버퍼부;
패턴 발생기로부터 오는 패턴에 기초하여 셋값/리셋값 데이터들을 출력시키는 포맷 설정부;
상기 제1 글로벌 클럭 버퍼부 또는 제2 글로벌 클럭 버퍼부로부터 오는 클럭신호와 상기 포맷 설정부로부터 오는 데이터를 기초로 요구되는 클럭으로 데이터를 포맷하여 출력시키는 다수개의 데이터 플립플롭; 및
상기 다수개의 데이터 플립플롭으로부터 오는 데이터를 조합하여 원하는 포맷의 데이터를 출력시키는 포맷 출력 발생부; 를 가지는 것을 특징으로 하는
반도체소자 테스터용 신호발생장치.
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