JPH0548452A - 周波数シンセサイザおよびパルス列発生器 - Google Patents
周波数シンセサイザおよびパルス列発生器Info
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- JPH0548452A JPH0548452A JP3205925A JP20592591A JPH0548452A JP H0548452 A JPH0548452 A JP H0548452A JP 3205925 A JP3205925 A JP 3205925A JP 20592591 A JP20592591 A JP 20592591A JP H0548452 A JPH0548452 A JP H0548452A
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Abstract
(57)【要約】
【目的】 本発明は、マイクロ波帯の周波数シンセサイ
ザおよび１つのパルスから複数のパルスを生成するパル
ス列発生器に関し、基準信号周波数を高く保持したまま
周波数可変最小ステップ幅を小さくすることを目的とす
る。 【構成】 周波数制御端子に入力される制御信号によっ
て発振周波数が制御され、設定された周波数の信号を出
力する電圧制御発振器と、電圧制御発振器の出力信号を
分岐して取り込み、設定される分周比に応じて対応する
周波数のパルスに変換する可変分周器と、可変分周器の
出力パルスと基準信号との位相差に対応した信号を出力
する位相比較器と、位相比較器の出力信号を電圧制御発
振器の周波数制御端子に帰還接続するループフィルタと
を備えた周波数シンセサイザにおいて、可変分周器と位
相比較器との間に、可変分周器の出力パルスが１個入力
されるごとに、複数個のパルスを発生させるパルス列発
生器を備える。
ザおよび１つのパルスから複数のパルスを生成するパル
ス列発生器に関し、基準信号周波数を高く保持したまま
周波数可変最小ステップ幅を小さくすることを目的とす
る。 【構成】 周波数制御端子に入力される制御信号によっ
て発振周波数が制御され、設定された周波数の信号を出
力する電圧制御発振器と、電圧制御発振器の出力信号を
分岐して取り込み、設定される分周比に応じて対応する
周波数のパルスに変換する可変分周器と、可変分周器の
出力パルスと基準信号との位相差に対応した信号を出力
する位相比較器と、位相比較器の出力信号を電圧制御発
振器の周波数制御端子に帰還接続するループフィルタと
を備えた周波数シンセサイザにおいて、可変分周器と位
相比較器との間に、可変分周器の出力パルスが１個入力
されるごとに、複数個のパルスを発生させるパルス列発
生器を備える。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ波帯の周波数
シンセサイザ、およびこの周波数シンセサイザにおいて
１つのパルスから複数のパルスを生成するパルス列発生
器に関する。
シンセサイザ、およびこの周波数シンセサイザにおいて
１つのパルスから複数のパルスを生成するパルス列発生
器に関する。
【０００２】
【従来の技術】図１０は、従来の周波数シンセサイザの
構成例を示すブロック図である。図において、入力端子
４１から入力された基準信号は、位相比較器４２の一方
の入力端子に入力され、その出力はループフィルタ４３
を介して電圧制御発振器（ＶＣＯ）４４の周波数制御端
子に入力される。電圧制御発振器４４の出力は、マイク
ロ波出力として出力端子４５から取り出されるとともに
可変分周器４６に入力される。可変分周器４６で周波数
分周された信号は、位相比較器４２の他方の入力端子に
帰還接続され、位相同期ループが構成される。
構成例を示すブロック図である。図において、入力端子
４１から入力された基準信号は、位相比較器４２の一方
の入力端子に入力され、その出力はループフィルタ４３
を介して電圧制御発振器（ＶＣＯ）４４の周波数制御端
子に入力される。電圧制御発振器４４の出力は、マイク
ロ波出力として出力端子４５から取り出されるとともに
可変分周器４６に入力される。可変分周器４６で周波数
分周された信号は、位相比較器４２の他方の入力端子に
帰還接続され、位相同期ループが構成される。
【０００３】このように、電圧制御発振器４４の出力を
分周した後に基準信号との位相比較を行い、その誤差に
比例した出力をループフィルタ４３を介して電圧制御発
振器４４の周波数制御入力として与える構成により、出
力端子４５には基準信号に同期した高安定なマイクロ波
出力を取り出すことができる。すなわち、例えば電圧制
御発振器４４に発振周波数あるいは発振位相が時間軸上
で細かくゆらぐジッタがあっても、この位相同期ループ
によってジッタが抑圧される方向に帰還がかかるので、
同期状態では出力端子４５にジッタの少ない（位相雑音
の低い）マイクロ波出力を得ることができる。
分周した後に基準信号との位相比較を行い、その誤差に
比例した出力をループフィルタ４３を介して電圧制御発
振器４４の周波数制御入力として与える構成により、出
力端子４５には基準信号に同期した高安定なマイクロ波
出力を取り出すことができる。すなわち、例えば電圧制
御発振器４４に発振周波数あるいは発振位相が時間軸上
で細かくゆらぐジッタがあっても、この位相同期ループ
によってジッタが抑圧される方向に帰還がかかるので、
同期状態では出力端子４５にジッタの少ない（位相雑音
の低い）マイクロ波出力を得ることができる。
【０００４】ところで、マイクロ波出力周波数は、マイ
クロ波出力周波数＝基準信号周波数×分周比という関係
があるので、可変分周器４６の分周比Ｎを切り替えるこ
とによりマイクロ波出力周波数の切り替えが可能にな
る。ここで、分周比Ｎは整数であるので、周波数シンセ
サイザとしての分解能、すなわち周波数可変最小ステッ
プ幅は基準信号周波数に等しい。したがって、周波数可
変最小ステップ幅を小さくするには、基準信号周波数を
低くし、分周比Ｎを大きな値に設定すればよい。
クロ波出力周波数＝基準信号周波数×分周比という関係
があるので、可変分周器４６の分周比Ｎを切り替えるこ
とによりマイクロ波出力周波数の切り替えが可能にな
る。ここで、分周比Ｎは整数であるので、周波数シンセ
サイザとしての分解能、すなわち周波数可変最小ステッ
プ幅は基準信号周波数に等しい。したがって、周波数可
変最小ステップ幅を小さくするには、基準信号周波数を
低くし、分周比Ｎを大きな値に設定すればよい。
【０００５】
【発明が解決しようとする課題】ところが、基準信号周
波数を低くすると、同じジッタであっても位相角に換算
すると相対的に小さな値になり、位相比較器の検波感度
が実効上で劣化したのと等価になって周波数シンセサイ
ザの位相雑音が増加する。なお、実験的には基準信号周
波数が半分になると、位相雑音が６dB劣化することが知
られている（ T.Ohira et al:"Dual-chip GaAs monolit
hic integration Ku-band phase-locked-loop microwav
e synthesizer",IEEE Trans. MicrowaveTheory & Tec
h.,vol.38,no.9,pp.1204-1209,Sept.1990.) 。
波数を低くすると、同じジッタであっても位相角に換算
すると相対的に小さな値になり、位相比較器の検波感度
が実効上で劣化したのと等価になって周波数シンセサイ
ザの位相雑音が増加する。なお、実験的には基準信号周
波数が半分になると、位相雑音が６dB劣化することが知
られている（ T.Ohira et al:"Dual-chip GaAs monolit
hic integration Ku-band phase-locked-loop microwav
e synthesizer",IEEE Trans. MicrowaveTheory & Tec
h.,vol.38,no.9,pp.1204-1209,Sept.1990.) 。
【０００６】すなわち、周波数シンセサイザにおいて、
可変分周器の分周比を小さくし、位相比較器で比較対象
となる基準信号周波数を高くすることにより位相雑音は
低下するが、周波数可変最小ステップ幅が大きくなって
しまう。一方、同じ出力周波数を得る場合に、周波数可
変最小ステップ幅を小さくするために可変分周器の分周
比を大きくし、基準信号周波数を低くすることが行われ
るが、位相雑音が大きくなる。このように、周波数シン
セサイザにおける位相雑音の低減化と周波数可変最小ス
テップ幅の縮小化はトレードオフの関係にある。
可変分周器の分周比を小さくし、位相比較器で比較対象
となる基準信号周波数を高くすることにより位相雑音は
低下するが、周波数可変最小ステップ幅が大きくなって
しまう。一方、同じ出力周波数を得る場合に、周波数可
変最小ステップ幅を小さくするために可変分周器の分周
比を大きくし、基準信号周波数を低くすることが行われ
るが、位相雑音が大きくなる。このように、周波数シン
セサイザにおける位相雑音の低減化と周波数可変最小ス
テップ幅の縮小化はトレードオフの関係にある。
【０００７】本発明は、位相比較器に入力される基準信
号周波数を高く保持したまま周波数可変最小ステップ幅
を小さくすることができる周波数シンセサイザおよびそ
れに用いるパルス列発生器を提供することを目的とす
る。
号周波数を高く保持したまま周波数可変最小ステップ幅
を小さくすることができる周波数シンセサイザおよびそ
れに用いるパルス列発生器を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】請求項１に記載の周波数
シンセサイザは、周波数制御端子に入力される制御信号
によって発振周波数が制御され、設定された周波数の信
号を出力する電圧制御発振器と、前記電圧制御発振器の
出力信号を分岐して取り込み、設定される分周比に応じ
て対応する周波数のパルスに変換する可変分周器と、前
記可変分周器の出力パルスと基準信号との位相差に対応
した信号を出力する位相比較器と、前記位相比較器の出
力信号を前記電圧制御発振器の周波数制御端子に帰還接
続するループフィルタとを備えた周波数シンセサイザに
おいて、前記可変分周器と前記位相比較器との間に、前
記可変分周器の出力パルスが１個入力されるごとに、複
数個のパルスを発生させるパルス列発生器を備えたこと
を特徴とする。
シンセサイザは、周波数制御端子に入力される制御信号
によって発振周波数が制御され、設定された周波数の信
号を出力する電圧制御発振器と、前記電圧制御発振器の
出力信号を分岐して取り込み、設定される分周比に応じ
て対応する周波数のパルスに変換する可変分周器と、前
記可変分周器の出力パルスと基準信号との位相差に対応
した信号を出力する位相比較器と、前記位相比較器の出
力信号を前記電圧制御発振器の周波数制御端子に帰還接
続するループフィルタとを備えた周波数シンセサイザに
おいて、前記可変分周器と前記位相比較器との間に、前
記可変分周器の出力パルスが１個入力されるごとに、複
数個のパルスを発生させるパルス列発生器を備えたこと
を特徴とする。
【０００９】請求項２に記載のパルス列発生器は、入力
パルスを一方の端子に取り込み、その入力パルスと他方
の端子に入力されるパルスとの論理和をとり、その論理
和パルスを出力するとともに所定の遅延を与えて前記他
方の端子に入力させ、前記入力パルスの間に新たなパル
スを埋めるパルス列発生ループと、前記パルス列発生ル
ープを回るパルスの数を計数し、それが所定値になって
から次の入力パルスが与えられて所定時間が経過するま
で、前記パルス列発生ループを回るパルス列をマスクす
るパルス列中断手段とを備えたことを特徴とする。
パルスを一方の端子に取り込み、その入力パルスと他方
の端子に入力されるパルスとの論理和をとり、その論理
和パルスを出力するとともに所定の遅延を与えて前記他
方の端子に入力させ、前記入力パルスの間に新たなパル
スを埋めるパルス列発生ループと、前記パルス列発生ル
ープを回るパルスの数を計数し、それが所定値になって
から次の入力パルスが与えられて所定時間が経過するま
で、前記パルス列発生ループを回るパルス列をマスクす
るパルス列中断手段とを備えたことを特徴とする。
【００１０】請求項３に記載のパルス列発生器は、入力
パルスを一方の端子に取り込み、その入力パルスと他方
の端子に入力されるパルスとの否定論理和をとる第１の
否定論理和手段と、前記入力パルスに所定の遅延を与え
る第１の遅延手段と、前記第１の否定論理和手段から出
力される否定論理和パルスと、前記第１の遅延手段から
出力されるパルスとの否定論理和をとり、その否定論理
和パルスを出力する第２の否定論理和手段と、前記第２
の否定論理和手段から出力される否定論理和パルスに所
定の遅延を与えて前記第１の否定論理和手段の他方の端
子に入力させる第２の遅延手段とを備えたことを特徴と
する。
パルスを一方の端子に取り込み、その入力パルスと他方
の端子に入力されるパルスとの否定論理和をとる第１の
否定論理和手段と、前記入力パルスに所定の遅延を与え
る第１の遅延手段と、前記第１の否定論理和手段から出
力される否定論理和パルスと、前記第１の遅延手段から
出力されるパルスとの否定論理和をとり、その否定論理
和パルスを出力する第２の否定論理和手段と、前記第２
の否定論理和手段から出力される否定論理和パルスに所
定の遅延を与えて前記第１の否定論理和手段の他方の端
子に入力させる第２の遅延手段とを備えたことを特徴と
する。
【００１１】
【作用】請求項１に記載の周波数シンセサイザは、可変
分周器の分周比が大きな値に設定されても、パルス列発
生器によって可変分周器の出力パルス間に新たなＭ個の
パルスが埋められ、可変分周器の出力パルス１個に対し
てＭ＋１個のパルス列になる。このとき、実質的に分周
比を１／（Ｍ＋１）に小さく設定した場合と等価にな
り、それに伴って基準信号周波数を高く設定することが
できるとともに、周波数可変最小ステップ幅は基準信号
周波数の１／（Ｍ＋１）に小さくすることが可能にな
る。
分周器の分周比が大きな値に設定されても、パルス列発
生器によって可変分周器の出力パルス間に新たなＭ個の
パルスが埋められ、可変分周器の出力パルス１個に対し
てＭ＋１個のパルス列になる。このとき、実質的に分周
比を１／（Ｍ＋１）に小さく設定した場合と等価にな
り、それに伴って基準信号周波数を高く設定することが
できるとともに、周波数可変最小ステップ幅は基準信号
周波数の１／（Ｍ＋１）に小さくすることが可能にな
る。
【００１２】すなわち、位相比較器に入力される基準信
号周波数を高く保持したまま周波数可変最小ステップ幅
を小さくすることが可能になる。請求項２に記載のパル
ス列発生器は、パルス列発生ループによって入力パルス
から新たなパルスを発生させ、入力パルスを含めてパル
ス列を作る。しかし、入力パルスから次のパルスを作る
遅延時間が入力パルスの周期に対して整数倍の関係にす
ることが困難であり、そのままでは新たに発生させたパ
ルスが入力パルス間を埋め尽くしてパルス列を構成しな
くなる。そこで、パルス列中断手段が、パルス列発生ル
ープのパルスの流れを一時的にマスクし、常に入力パル
スを基準に新たなパルスを発生させることにより、恒常
的なパルス列を発生させることができる。
号周波数を高く保持したまま周波数可変最小ステップ幅
を小さくすることが可能になる。請求項２に記載のパル
ス列発生器は、パルス列発生ループによって入力パルス
から新たなパルスを発生させ、入力パルスを含めてパル
ス列を作る。しかし、入力パルスから次のパルスを作る
遅延時間が入力パルスの周期に対して整数倍の関係にす
ることが困難であり、そのままでは新たに発生させたパ
ルスが入力パルス間を埋め尽くしてパルス列を構成しな
くなる。そこで、パルス列中断手段が、パルス列発生ル
ープのパルスの流れを一時的にマスクし、常に入力パル
スを基準に新たなパルスを発生させることにより、恒常
的なパルス列を発生させることができる。
【００１３】請求項３に記載のパルス列発生器は、第１
の否定論理和手段，第１の遅延手段および第２の否定論
理和手段により、第１の遅延手段の遅延時間で決まる幅
をもった最初のパルスが生成される。以下、第１の否定
論理和手段，第２の否定論理和手段および第２の遅延手
段により構成されるパルス列発生ループにより、最初に
生成されたパルスをもとに、新たなパルスを発生させて
パルス列が作られる。ここで、第１の遅延手段を介して
第２の否定論理和手段に入力パルスが与えられると、パ
ルス列発生ループで生成されていたパルス列にリセット
がかかり、改めてその入力パルスを基準に上述のパルス
列生成過程が繰り返される。したがって、恒常的なパル
ス列を発生させることができる。
の否定論理和手段，第１の遅延手段および第２の否定論
理和手段により、第１の遅延手段の遅延時間で決まる幅
をもった最初のパルスが生成される。以下、第１の否定
論理和手段，第２の否定論理和手段および第２の遅延手
段により構成されるパルス列発生ループにより、最初に
生成されたパルスをもとに、新たなパルスを発生させて
パルス列が作られる。ここで、第１の遅延手段を介して
第２の否定論理和手段に入力パルスが与えられると、パ
ルス列発生ループで生成されていたパルス列にリセット
がかかり、改めてその入力パルスを基準に上述のパルス
列生成過程が繰り返される。したがって、恒常的なパル
ス列を発生させることができる。
【００１４】
【実施例】図１は、本発明の周波数シンセサイザの実施
例構成を示すブロック図である。図において、入力端子
４１から入力された基準信号は、位相比較器４２の一方
の入力端子に入力され、その出力はループフィルタ４３
を介して電圧制御発振器（ＶＣＯ）４４の周波数制御端
子に入力される。電圧制御発振器４４の出力は、マイク
ロ波出力として出力端子４５から取り出されるとともに
可変分周器４６に入力される。可変分周器４６で周波数
分周された信号は、本発明の特徴とするパルス列発生器
１１を介して位相比較器４２の他方の入力端子に帰還接
続され、位相同期ループが構成される。
例構成を示すブロック図である。図において、入力端子
４１から入力された基準信号は、位相比較器４２の一方
の入力端子に入力され、その出力はループフィルタ４３
を介して電圧制御発振器（ＶＣＯ）４４の周波数制御端
子に入力される。電圧制御発振器４４の出力は、マイク
ロ波出力として出力端子４５から取り出されるとともに
可変分周器４６に入力される。可変分周器４６で周波数
分周された信号は、本発明の特徴とするパルス列発生器
１１を介して位相比較器４２の他方の入力端子に帰還接
続され、位相同期ループが構成される。
【００１５】可変分周器４６と位相比較器４２との間に
設けられるパルス列発生器１１は、可変分周器４６の出
力パルスの間に新たにＭ個（Ｍは１以上の整数）のパル
スを発生する構成であるので、分周比Ｎを１／（Ｍ＋
１）にして周波数アップしたことと等価になる。すなわ
ち、電圧制御発振器４４の発振周波数をｆVCO 、基準信
号周波数をｆREF とすると、 ｆVCO ＝（Ｎ／（Ｍ＋１））・ｆREF となる。これは、分周比Ｎを変化させることによりｆ
REF ／（Ｍ＋１）の単位で発振周波数ｆVCO を可変でき
ることを示しており、可変分周器４６の分周比Ｎが等価
的にＮ／（Ｍ＋１）に小さくなっても周波数可変最小ス
テップ幅が大きくならない本発明の特徴を示している。
したがって、同じ周波数可変最小ステップ幅を実現する
従来の周波数シンセサイザに比べて、基準信号周波数ｆ
REF をＭ＋１倍にできる本発明の周波数シンセサイザで
は、位相比較器４２の検波感度がＭ＋１倍になり、良好
な位相雑音特性を得ることができる。
設けられるパルス列発生器１１は、可変分周器４６の出
力パルスの間に新たにＭ個（Ｍは１以上の整数）のパル
スを発生する構成であるので、分周比Ｎを１／（Ｍ＋
１）にして周波数アップしたことと等価になる。すなわ
ち、電圧制御発振器４４の発振周波数をｆVCO 、基準信
号周波数をｆREF とすると、 ｆVCO ＝（Ｎ／（Ｍ＋１））・ｆREF となる。これは、分周比Ｎを変化させることによりｆ
REF ／（Ｍ＋１）の単位で発振周波数ｆVCO を可変でき
ることを示しており、可変分周器４６の分周比Ｎが等価
的にＮ／（Ｍ＋１）に小さくなっても周波数可変最小ス
テップ幅が大きくならない本発明の特徴を示している。
したがって、同じ周波数可変最小ステップ幅を実現する
従来の周波数シンセサイザに比べて、基準信号周波数ｆ
REF をＭ＋１倍にできる本発明の周波数シンセサイザで
は、位相比較器４２の検波感度がＭ＋１倍になり、良好
な位相雑音特性を得ることができる。
【００１６】図２は、本発明の周波数シンセサイザに用
いられる請求項２に記載のパルス列発生器の第一実施例
の構成を示すブロック図である。図において、入力端子
２１から入力されたパルスは第１のノアゲート２２に
入力され、そのノア出力（ＮＯＲ）が第１の遅延線２
３に入力され、オア出力（ＯＲ）が出力端子２４に出
力される。第１の遅延線２３の出力は、第２のノアゲ
ート２５に入力され、そのノア出力（ＮＯＲ）が第１
のノアゲート２２に入力される。また、パルスは第２
の遅延線２６に入力され、その出力がカウンタ２７の
リセット端子に入力される。カウンタ２７は、第１の遅
延線２３の出力によってアップカウントし、カウンタ
出力を第２のノアゲート２５に出力する。
いられる請求項２に記載のパルス列発生器の第一実施例
の構成を示すブロック図である。図において、入力端子
２１から入力されたパルスは第１のノアゲート２２に
入力され、そのノア出力（ＮＯＲ）が第１の遅延線２
３に入力され、オア出力（ＯＲ）が出力端子２４に出
力される。第１の遅延線２３の出力は、第２のノアゲ
ート２５に入力され、そのノア出力（ＮＯＲ）が第１
のノアゲート２２に入力される。また、パルスは第２
の遅延線２６に入力され、その出力がカウンタ２７の
リセット端子に入力される。カウンタ２７は、第１の遅
延線２３の出力によってアップカウントし、カウンタ
出力を第２のノアゲート２５に出力する。
【００１７】ここで、第１のノアゲート２２，第１の遅
延線２３および第２のノアゲート２５により形成される
パルス列発生ループにより、入力端子２１から入力され
たパルスの間を埋めるパルス列が、パルスとともに
出力端子２４から出力される。しかし、第１の遅延線２
３の遅延時間をパルスの周期のちょうど整数倍に設定
することは極めて困難であるので、そのずれがパルス列
発生ループを回ることによって重なり、いずれ出力端子
２４に出力されるオア出力が「ハイ」に固定されてし
まう。第２の遅延線２６およびカウンタ２７は、オア出
力の「ハイ」固定を回避するために、第１の遅延線２
３の出力を計数してそれが所定値になったことを示す
カウンタ出力を出力してから、第２の遅延線２６の出
力によってカウンタ２７がリセットされるまでの一定
時間、カウンタ出力を「ハイ」にしてパルス列発生ル
ープをパルス列が伝わらないようにマスクする。
延線２３および第２のノアゲート２５により形成される
パルス列発生ループにより、入力端子２１から入力され
たパルスの間を埋めるパルス列が、パルスとともに
出力端子２４から出力される。しかし、第１の遅延線２
３の遅延時間をパルスの周期のちょうど整数倍に設定
することは極めて困難であるので、そのずれがパルス列
発生ループを回ることによって重なり、いずれ出力端子
２４に出力されるオア出力が「ハイ」に固定されてし
まう。第２の遅延線２６およびカウンタ２７は、オア出
力の「ハイ」固定を回避するために、第１の遅延線２
３の出力を計数してそれが所定値になったことを示す
カウンタ出力を出力してから、第２の遅延線２６の出
力によってカウンタ２７がリセットされるまでの一定
時間、カウンタ出力を「ハイ」にしてパルス列発生ル
ープをパルス列が伝わらないようにマスクする。
【００１８】以下、図３に示すタイムチャートを参照
し、各部の動作を具体的数値に基づいて説明する。入力
端子２１から入力されるパルスの周波数を20ＭHz、デ
ューティ比を５％とする。また、第１の遅延線２３の遅
延時間を17.5ns、第２の遅延線２６の遅延時間を10nsと
し、カウンタ２７はアップエッジ動作の２進カウンタで
リセット機能をもち、ここでは第１の遅延線２３の出力
のアップエッジが入力されるごとにアップカウントを
行い、それが「２」を計数して最下位桁の１つ上の桁に
「１」がたったとき、それをカウンタ出力として取り
出す。
し、各部の動作を具体的数値に基づいて説明する。入力
端子２１から入力されるパルスの周波数を20ＭHz、デ
ューティ比を５％とする。また、第１の遅延線２３の遅
延時間を17.5ns、第２の遅延線２６の遅延時間を10nsと
し、カウンタ２７はアップエッジ動作の２進カウンタで
リセット機能をもち、ここでは第１の遅延線２３の出力
のアップエッジが入力されるごとにアップカウントを
行い、それが「２」を計数して最下位桁の１つ上の桁に
「１」がたったとき、それをカウンタ出力として取り
出す。
【００１９】パルスが入力されカウンタ出力が「ロ
ー」の間、パルス列発生ループによって、最初のパルス
の入力タイミングから17.5nsと17.5×２＝35nsのとこ
ろに新たなパルスが発生する（図中ａ，ｂのパルス）。
この２つの新たなパルスが発生した時点でカウンタ出力
が「ハイ」となり、17.5×３＝52.5nsのパルスは第２
のノアゲート２５の出力として伝わらず、出力端子２
４には50nsごとに入力される次のパルスが第１のノア
ゲート２２のオア出力として現れる（図中ｃのパル
ス）。カウンタ２７は、この次のパルスを10ns遅延さ
せた第２の遅延線２６の出力によりリセットされてカ
ウンタ出力が「ロー」となる。したがって、パルス列
発生ループはパルスが伝達する状態となり、次のパルス
の入力タイミングから17.5nsと17.5×２＝35nsのとこ
ろ（最初のパルスの入力タイミングから50＋17.5＝6
7.5nsと50＋17.5×２＝85nsのところ）に新たなパルス
が発生する（図中ｄ，ｅのパルス）。以下同様である。
ー」の間、パルス列発生ループによって、最初のパルス
の入力タイミングから17.5nsと17.5×２＝35nsのとこ
ろに新たなパルスが発生する（図中ａ，ｂのパルス）。
この２つの新たなパルスが発生した時点でカウンタ出力
が「ハイ」となり、17.5×３＝52.5nsのパルスは第２
のノアゲート２５の出力として伝わらず、出力端子２
４には50nsごとに入力される次のパルスが第１のノア
ゲート２２のオア出力として現れる（図中ｃのパル
ス）。カウンタ２７は、この次のパルスを10ns遅延さ
せた第２の遅延線２６の出力によりリセットされてカ
ウンタ出力が「ロー」となる。したがって、パルス列
発生ループはパルスが伝達する状態となり、次のパルス
の入力タイミングから17.5nsと17.5×２＝35nsのとこ
ろ（最初のパルスの入力タイミングから50＋17.5＝6
7.5nsと50＋17.5×２＝85nsのところ）に新たなパルス
が発生する（図中ｄ，ｅのパルス）。以下同様である。
【００２０】なお、ここに示す数値例では、入力端子２
１からパルスが１個入力されるごとに、次のパルス
との間に新たな２個のパルスを発生させることができる
が、この新たなパルス発生数は第１の遅延線２３の遅延
時間に応じたものである。したがって、例えばパルスの
発生個数を増やすには第１の遅延線２３の遅延時間を小
さくすればよいが、その発生個数に応じてカウンタ出力
を取り出すカウンタ２７の桁位置を上位側に移し、第
２の遅延線２６の遅延時間を適宜設定することが必要で
ある。
１からパルスが１個入力されるごとに、次のパルス
との間に新たな２個のパルスを発生させることができる
が、この新たなパルス発生数は第１の遅延線２３の遅延
時間に応じたものである。したがって、例えばパルスの
発生個数を増やすには第１の遅延線２３の遅延時間を小
さくすればよいが、その発生個数に応じてカウンタ出力
を取り出すカウンタ２７の桁位置を上位側に移し、第
２の遅延線２６の遅延時間を適宜設定することが必要で
ある。
【００２１】図４は、パルス列発生器の第一実施例を実
際のＩＣを用いて構成した実験結果を示す図である。こ
こでは、ノアゲート２２，２５としてはＭＥＣＬの「MC
10102 」、２進のカウンタ２７としては「MC10H016」を
用いた。また、入力端子２１から入力されるパルスは
10ＭHz、デューティ比13％とし、第１の遅延線２３の遅
延時間を36ns、第２の遅延線２６の遅延時間を25nsとし
た。
際のＩＣを用いて構成した実験結果を示す図である。こ
こでは、ノアゲート２２，２５としてはＭＥＣＬの「MC
10102 」、２進のカウンタ２７としては「MC10H016」を
用いた。また、入力端子２１から入力されるパルスは
10ＭHz、デューティ比13％とし、第１の遅延線２３の遅
延時間を36ns、第２の遅延線２６の遅延時間を25nsとし
た。
【００２２】図において、，，は、それぞれ図３
に示す入力端子２１から入力されるパルス，カウンタ
出力，出力端子２４に取り出される第１のノアゲート
２２のオア出力に対応する。ここに示すように、パル
スが入力されるごとに、２個のパルスを新たに発生し
て出力端子２４に出力していることがわかる。
に示す入力端子２１から入力されるパルス，カウンタ
出力，出力端子２４に取り出される第１のノアゲート
２２のオア出力に対応する。ここに示すように、パル
スが入力されるごとに、２個のパルスを新たに発生し
て出力端子２４に出力していることがわかる。
【００２３】なお、入力端子２１から入力されるパルス
の間に新たに挿入される最後のパルスと次の入力パル
スの間隔が他のパルス間に比べて狭まり、図３あるいは
図４に示すようにパルスの入力ごとに位相ずれが発生
する。
の間に新たに挿入される最後のパルスと次の入力パル
スの間隔が他のパルス間に比べて狭まり、図３あるいは
図４に示すようにパルスの入力ごとに位相ずれが発生
する。
【００２４】ここで、出力端子２４に取り出される第１
のノアゲート２２のオア出力の周波数スペクトラムを
スペクトラムアナライザにより測定した結果を図５に示
すが、入力端子２１から入力されるパルス（周波数10
ＭHz）の３倍波の30ＭHzの成分が一番大きくなっている
ことから、上述のパルス列発生器を本発明の周波数シン
セサイザに用いても所期の機能を果たすことがわかる。
のノアゲート２２のオア出力の周波数スペクトラムを
スペクトラムアナライザにより測定した結果を図５に示
すが、入力端子２１から入力されるパルス（周波数10
ＭHz）の３倍波の30ＭHzの成分が一番大きくなっている
ことから、上述のパルス列発生器を本発明の周波数シン
セサイザに用いても所期の機能を果たすことがわかる。
【００２５】また、本実施例では、パルス列発生ループ
を形成する論理回路として２つのノアゲート２２，２５
を用いた構成となっているが、他の論理回路を用いても
同様の機能を果たすパルス列発生ループを形成すること
ができる。ここでは、第一実施例の論理関係をド・モル
ガンの定理により変換したパルス列発生器の第二実施例
の構成を図６に示し、その動作を説明するタイムチャー
トを図７に示す。
を形成する論理回路として２つのノアゲート２２，２５
を用いた構成となっているが、他の論理回路を用いても
同様の機能を果たすパルス列発生ループを形成すること
ができる。ここでは、第一実施例の論理関係をド・モル
ガンの定理により変換したパルス列発生器の第二実施例
の構成を図６に示し、その動作を説明するタイムチャー
トを図７に示す。
【００２６】図６において、第一実施例に示す第１のノ
アゲート２２および第２のノアゲート２５をそれぞれオ
アゲート３１およびアンドゲート３２に置き換え、第一
実施例に示すカウンタ２７をダウンエッジ動作でリセッ
ト入力時にカウンタ出力を「ハイ」にするカウンタ３
３に置き換え、オアゲート３１のオア出力を出力端子
２４に取り出すとともに第１の遅延線２３に入力させる
ことにより、第一実施例と等価なパルス列発生器を実現
することができる。
アゲート２２および第２のノアゲート２５をそれぞれオ
アゲート３１およびアンドゲート３２に置き換え、第一
実施例に示すカウンタ２７をダウンエッジ動作でリセッ
ト入力時にカウンタ出力を「ハイ」にするカウンタ３
３に置き換え、オアゲート３１のオア出力を出力端子
２４に取り出すとともに第１の遅延線２３に入力させる
ことにより、第一実施例と等価なパルス列発生器を実現
することができる。
【００２７】その動作は図７に示すように、第一の遅延
線２３の出力と、カウンタ３３のカウンタ出力の論
理が第一実施例に対して反転している他はまったく同様
であり、入力端子２１からパルスが１個入力されるご
とに、次のパルスとの間に新たな２個のパルスを発生
させることができる。
線２３の出力と、カウンタ３３のカウンタ出力の論
理が第一実施例に対して反転している他はまったく同様
であり、入力端子２１からパルスが１個入力されるご
とに、次のパルスとの間に新たな２個のパルスを発生
させることができる。
【００２８】図８は、本発明の周波数シンセサイザに用
いられる請求項３に記載のパルス列発生器の実施例構成
を示すブロック図である。図において、入力端子２１か
ら入力されたパルスは、第１の遅延線３５に入力され
るとともに第１のノアゲート３６に入力される。第１の
遅延線３５の出力が第２のノアゲート３７に入力さ
れ、そのノア出力（ＮＯＲ）が出力端子２４に出力さ
れるとともに、第２の遅延線３８に入力される。第２の
遅延線３８の出力は第１のノアゲート３６に入力さ
れ、そのノア出力（ＮＯＲ）が第２のノアゲート３７
に入力される。ここで、第１のノアゲート３６，第２の
ノアゲート３７および第２の遅延線３８により形成され
るパルス列発生ループにより、入力端子２１からパルス
の入力に対して複数のパルスが生成され、出力端子２
４から出力される。
いられる請求項３に記載のパルス列発生器の実施例構成
を示すブロック図である。図において、入力端子２１か
ら入力されたパルスは、第１の遅延線３５に入力され
るとともに第１のノアゲート３６に入力される。第１の
遅延線３５の出力が第２のノアゲート３７に入力さ
れ、そのノア出力（ＮＯＲ）が出力端子２４に出力さ
れるとともに、第２の遅延線３８に入力される。第２の
遅延線３８の出力は第１のノアゲート３６に入力さ
れ、そのノア出力（ＮＯＲ）が第２のノアゲート３７
に入力される。ここで、第１のノアゲート３６，第２の
ノアゲート３７および第２の遅延線３８により形成され
るパルス列発生ループにより、入力端子２１からパルス
の入力に対して複数のパルスが生成され、出力端子２
４から出力される。
【００２９】以下、図９に示すタイムチャートを参照
し、その動作について説明する。入力端子２１から入力
されたパルスは、第１の遅延線３５，第１のノアゲー
ト３６および第２のノアゲート３７により、まず第１の
遅延線３５の遅延時間で決まる幅を持ったデューティ比
がさらに小さいパルス（ノア出力）に変換される（図
中斜線のパルス）。そのパルスは、第２の遅延線３８の
遅延時間で決まる時間間隔でパルス列発生ループを回
り、第２のノアゲート３７からノア出力として出力端
子２４に取り出される。ここで、次のパルスが入力端
子２１から入力されると、第１のノアゲート３６の出力
が「ロー」となってパルス列発生ループをパルス列が
伝わらなくなる。結果として、入力端子２１からパルス
が１個入力されるごとに、次のパルスとの間に新た
な複数個のパルスを発生させることができる。
し、その動作について説明する。入力端子２１から入力
されたパルスは、第１の遅延線３５，第１のノアゲー
ト３６および第２のノアゲート３７により、まず第１の
遅延線３５の遅延時間で決まる幅を持ったデューティ比
がさらに小さいパルス（ノア出力）に変換される（図
中斜線のパルス）。そのパルスは、第２の遅延線３８の
遅延時間で決まる時間間隔でパルス列発生ループを回
り、第２のノアゲート３７からノア出力として出力端
子２４に取り出される。ここで、次のパルスが入力端
子２１から入力されると、第１のノアゲート３６の出力
が「ロー」となってパルス列発生ループをパルス列が
伝わらなくなる。結果として、入力端子２１からパルス
が１個入力されるごとに、次のパルスとの間に新た
な複数個のパルスを発生させることができる。
【００３０】
【発明の効果】以上説明したように本発明は、位相比較
器に入力される基準信号周波数を高く保持したまま周波
数可変最小ステップ幅を小さくすることができ、低位相
雑音かつ高分解能の周波数シンセサイザを実現すること
ができる。したがって、無線通信機に搭載される局部発
振回路のように小さいチャネル間隔が要求される場合で
も、本発明の周波数シンセサイザを用いることにより良
好な位相雑音特性を実現することができる。
器に入力される基準信号周波数を高く保持したまま周波
数可変最小ステップ幅を小さくすることができ、低位相
雑音かつ高分解能の周波数シンセサイザを実現すること
ができる。したがって、無線通信機に搭載される局部発
振回路のように小さいチャネル間隔が要求される場合で
も、本発明の周波数シンセサイザを用いることにより良
好な位相雑音特性を実現することができる。
【図１】本発明の周波数シンセサイザの実施例構成を示
すブロック図である。
すブロック図である。
【図２】本発明の周波数シンセサイザに用いられる請求
項２に記載のパルス列発生器の第一実施例の構成を示す
ブロック図である。
項２に記載のパルス列発生器の第一実施例の構成を示す
ブロック図である。
【図３】請求項２に記載のパルス列発生器の第一実施例
の動作を説明するタイムチャートである。
の動作を説明するタイムチャートである。
【図４】請求項２に記載のパルス列発生器の第一実施例
を実際のＩＣを用いて構成した実験結果を示す図であ
る。
を実際のＩＣを用いて構成した実験結果を示す図であ
る。
【図５】請求項２に記載のパルス列発生器の第一実施例
の出力信号の周波数スペクトラムを示す図である。
の出力信号の周波数スペクトラムを示す図である。
【図６】本発明の周波数シンセサイザに用いられる請求
項２に記載のパルス列発生器の第二実施例の構成を示す
ブロック図である。
項２に記載のパルス列発生器の第二実施例の構成を示す
ブロック図である。
【図７】請求項２に記載のパルス列発生器の第二実施例
の動作を説明するタイムチャートである。
の動作を説明するタイムチャートである。
【図８】本発明の周波数シンセサイザに用いられる請求
項３に記載のパルス列発生器の実施例構成を示すブロッ
ク図である。
項３に記載のパルス列発生器の実施例構成を示すブロッ
ク図である。
【図９】請求項３に記載のパルス列発生器の実施例の動
作を説明するタイムチャートである。
作を説明するタイムチャートである。
【図１０】従来の周波数シンセサイザの構成例を示すブ
ロック図である。
ロック図である。
１１ パルス列発生器 ２１ 入力端子 ２２ 第１のノアゲート ２３ 第１の遅延線 ２４ 出力端子 ２５ 第２のノアゲート ２６ 第２の遅延線 ２７ カウンタ ３１ オアゲート ３２ アンドゲート ３３ カウンタ ３５ 第１の遅延線 ３６ 第１のノアゲート ３７ 第２のノアゲート ３８ 第２の遅延線 ４１ 入力端子 ４２ 位相比較器 ４３ ループフィルタ ４４ 電圧制御発振器（ＶＣＯ） ４５ 出力端子 ４６ 可変分周器
Claims (3)
- 【請求項１】 周波数制御端子に入力される制御信号に
よって発振周波数が制御され、設定された周波数の信号
を出力する電圧制御発振器と、 前記電圧制御発振器の出力信号を分岐して取り込み、設
定される分周比に応じて対応する周波数のパルスに変換
する可変分周器と、 前記可変分周器の出力パルスと基準信号との位相差に対
応した信号を出力する位相比較器と、 前記位相比較器の出力信号を前記電圧制御発振器の周波
数制御端子に帰還接続するループフィルタとを備えた周
波数シンセサイザにおいて、 前記可変分周器と前記位相比較器との間に、前記可変分
周器の出力パルスが１個入力されるごとに、複数個のパ
ルスを発生させるパルス列発生器を備えたことを特徴と
する周波数シンセサイザ。 - 【請求項２】 入力パルスを一方の端子に取り込み、そ
の入力パルスと他方の端子に入力されるパルスとの論理
和をとり、その論理和パルスを出力するとともに所定の
遅延を与えて前記他方の端子に入力させ、前記入力パル
スの間に新たなパルスを埋めるパルス列発生ループと、 前記パルス列発生ループを回るパルスの数を計数し、そ
れが所定値になってから次の入力パルスが与えられて所
定時間が経過するまで、前記パルス列発生ループを回る
パルス列をマスクするパルス列中断手段とを備えたこと
を特徴とするパルス列発生器。 - 【請求項３】 入力パルスを一方の端子に取り込み、そ
の入力パルスと他方の端子に入力されるパルスとの否定
論理和をとる第１の否定論理和手段と、 前記入力パルスに所定の遅延を与える第１の遅延手段
と、 前記第１の否定論理和手段から出力される否定論理和パ
ルスと、前記第１の遅延手段から出力されるパルスとの
否定論理和をとり、その否定論理和パルスを出力する第
２の否定論理和手段と、 前記第２の否定論理和手段から出力される否定論理和パ
ルスに所定の遅延を与えて前記第１の否定論理和手段の
他方の端子に入力させる第２の遅延手段とを備えたこと
を特徴とするパルス列発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20592591A JP3164160B2 (ja) | 1991-08-16 | 1991-08-16 | 周波数シンセサイザおよびパルス列発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20592591A JP3164160B2 (ja) | 1991-08-16 | 1991-08-16 | 周波数シンセサイザおよびパルス列発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548452A true JPH0548452A (ja) | 1993-02-26 |
| JP3164160B2 JP3164160B2 (ja) | 2001-05-08 |
Family
ID=16515013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20592591A Expired - Fee Related JP3164160B2 (ja) | 1991-08-16 | 1991-08-16 | 周波数シンセサイザおよびパルス列発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3164160B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009118647A (ja) * | 2007-11-07 | 2009-05-28 | Seiko Epson Corp | Ｐｗｍ制御回路及びこれを備えた電動機 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10299547B2 (en) | 2016-07-28 | 2019-05-28 | Goran Reil | Safety clutch |
-
1991
- 1991-08-16 JP JP20592591A patent/JP3164160B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009118647A (ja) * | 2007-11-07 | 2009-05-28 | Seiko Epson Corp | Ｐｗｍ制御回路及びこれを備えた電動機 |
| US8633780B2 (en) | 2007-11-07 | 2014-01-21 | Seiko Epson Corporation | PWM control circuit and motor equipped with the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3164160B2 (ja) | 2001-05-08 |
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