JPS59141843A - 多重分離回路 - Google Patents
多重分離回路Info
- Publication number
- JPS59141843A JPS59141843A JP1559783A JP1559783A JPS59141843A JP S59141843 A JPS59141843 A JP S59141843A JP 1559783 A JP1559783 A JP 1559783A JP 1559783 A JP1559783 A JP 1559783A JP S59141843 A JPS59141843 A JP S59141843A
- Authority
- JP
- Japan
- Prior art keywords
- order group
- clocks
- flip
- clock
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、データ通信に用いられるもので、複数チャ
ンネルのディジタル信号を多重化した高次群高速ディジ
タル信号を低次群信号に分離する多重分離回路に関する
ものである。
ンネルのディジタル信号を多重化した高次群高速ディジ
タル信号を低次群信号に分離する多重分離回路に関する
ものである。
従来例の構成とその問題点
従来、ｎチャンネル多重化された高次群信号を分離する
とき、入力信号をｎ個のフリップフロップからなるシフ
トレジスタに入力し、高次群の入力クロックでｎクロッ
ク分シフトし、そのときの各フリップフロップの並列出
力を入力クロックを１分周したクロックでラッチするこ
とにより、分熱信号を得ていた。以下、従来方式で、多
重化数が４チヤンネルのときの多重分離回路の構成を第
１図に示す。第１図において、工ないし４は高次群入力
クロックにより動作するフリップフロップであり、４ビ
ツトのシフトレジスタを構成する。
とき、入力信号をｎ個のフリップフロップからなるシフ
トレジスタに入力し、高次群の入力クロックでｎクロッ
ク分シフトし、そのときの各フリップフロップの並列出
力を入力クロックを１分周したクロックでラッチするこ
とにより、分熱信号を得ていた。以下、従来方式で、多
重化数が４チヤンネルのときの多重分離回路の構成を第
１図に示す。第１図において、工ないし４は高次群入力
クロックにより動作するフリップフロップであり、４ビ
ツトのシフトレジスタを構成する。
５および６はそれぞれフリップフロップであり、高次群
入力クロックを１分周するカウンタを構成する。７ない
し１０は、各々フリップフロップ１〜４で構成されるシ
フトレジスタの出力を７リツプフロツプ５．６により作
成されるクロックＥでラッチするラッチ回路であ名。１
１は高次群入力クロックを禁止する同期ハンティング用
アンドゲートである。このフリップフロップ７〜１０の
出力Ａ−Ｄが、各々高次群の多重化信号全分離した分離
信号となる。このような回路構成では、高次群入力クロ
ックを６個のフリップフロップ１〜６に供給する必要が
あり、入力信号が高速のとき、動作速度に余裕がなく高
次群信号の分離ミスを発生する。
入力クロックを１分周するカウンタを構成する。７ない
し１０は、各々フリップフロップ１〜４で構成されるシ
フトレジスタの出力を７リツプフロツプ５．６により作
成されるクロックＥでラッチするラッチ回路であ名。１
１は高次群入力クロックを禁止する同期ハンティング用
アンドゲートである。このフリップフロップ７〜１０の
出力Ａ−Ｄが、各々高次群の多重化信号全分離した分離
信号となる。このような回路構成では、高次群入力クロ
ックを６個のフリップフロップ１〜６に供給する必要が
あり、入力信号が高速のとき、動作速度に余裕がなく高
次群信号の分離ミスを発生する。
発明の目的
この発明は、高次群信号の分離を安定にすることができ
る多重分離回路を提供することを目的とする。
る多重分離回路を提供することを目的とする。
発明の構成
この発明による多重分離回路は、リチャンネル多重化さ
れた高次群入力信号を、ラッチ回路として用いるｎ個の
フリップフロップに並列に入力し、各フリップフロップ
のラッチクロックとして、高次群クロックを１分周した
クロックで、しかも、ｎ個のクロックの全てが高次群ク
ロックの１周期分ずつ位相の異なるものを用いたことを
特徴とし、これにより高速動作部を極力少くして高次群
信号の分離を安定するものである。
れた高次群入力信号を、ラッチ回路として用いるｎ個の
フリップフロップに並列に入力し、各フリップフロップ
のラッチクロックとして、高次群クロックを１分周した
クロックで、しかも、ｎ個のクロックの全てが高次群ク
ロックの１周期分ずつ位相の異なるものを用いたことを
特徴とし、これにより高速動作部を極力少くして高次群
信号の分離を安定するものである。
実施例の説明
この発明による多重分離回路の実施例を、多重化数４チ
ヤンネルの場合について説明する。第２図はそのブロッ
ク図を示し、第３図は同じくそのタイミング図を示して
いる。第２図において、１２ないし１５はフリップ７０
ツブで、各々高次群信号Ｘを入力とするラッチ回路とな
る。１Ｇおよび１７は高次群入力クロックにより動作す
るフリップフロップで高次群クロックを１分周しかつ位
相が高次群入力クロックの１周期分ずつ異なるラッチク
ロックＦ 、 Ｇ 、 Ｈ、Ｉを発生するカウンタ回路
を構成する。１８は高次群入力クロックを禁止するフレ
ーム同期ハンティング用のアンドゲートである。
ヤンネルの場合について説明する。第２図はそのブロッ
ク図を示し、第３図は同じくそのタイミング図を示して
いる。第２図において、１２ないし１５はフリップ７０
ツブで、各々高次群信号Ｘを入力とするラッチ回路とな
る。１Ｇおよび１７は高次群入力クロックにより動作す
るフリップフロップで高次群クロックを１分周しかつ位
相が高次群入力クロックの１周期分ずつ異なるラッチク
ロックＦ 、 Ｇ 、 Ｈ、Ｉを発生するカウンタ回路
を構成する。１８は高次群入力クロックを禁止するフレ
ーム同期ハンティング用のアンドゲートである。
第３図は第１ないし第４チヤンネルｃｈｌ −ｃｈ４の
高次群信号ＸとラッチクロックＦ、Ｇ、Ｈ，Ｉとの位相
関係を示す。第３図に示すように、フリップフロップ１
２〜１５からなるラッチ回路は、高次群入力クロックを
１分周したそれぞれ位相の異なる低い周波数のラッチク
ロックＦ、Ｇ、Ｈ。
高次群信号ＸとラッチクロックＦ、Ｇ、Ｈ，Ｉとの位相
関係を示す。第３図に示すように、フリップフロップ１
２〜１５からなるラッチ回路は、高次群入力クロックを
１分周したそれぞれ位相の異なる低い周波数のラッチク
ロックＦ、Ｇ、Ｈ。
■でラッチすることにより、高次群入力信号Ｘを多重分
離して分離信号Ａ′〜Ｄ′を得ることができる。
離して分離信号Ａ′〜Ｄ′を得ることができる。
同期ハンティングは、カウンタ回路を構成するフリップ
フロップ１６．１７への高次群入力クロックをアンドゲ
ート１８で制御して行う。
フロップ１６．１７への高次群入力クロックをアンドゲ
ート１８で制御して行う。
このような回路構成をとることにより、高速クロックの
分配が従来の６箇所から２箇所に減少し、高速動作の箇
所が極めて減少するため、高次群入力信号Ｘの分離を安
定して行える。
分配が従来の６箇所から２箇所に減少し、高速動作の箇
所が極めて減少するため、高次群入力信号Ｘの分離を安
定して行える。
なお、実施例では、多重化数４チヤンネルのときを示し
たが、多重化数が多くなればなるほど、高速動作の箇所
が減少し、高速の高次群入力クロックの分配が容易にな
り、回路の動作が安定となる。
たが、多重化数が多くなればなるほど、高速動作の箇所
が減少し、高速の高次群入力クロックの分配が容易にな
り、回路の動作が安定となる。
発明の効果
この発明の多重分離回路は、高速動作部を少くでき、そ
の結果、高次群信号の分離を安定して行うことができる
。
の結果、高次群信号の分離を安定して行うことができる
。
第１図は従来例のブロック図、第２図はこの発明の一実
施例のブロック図、第３図はそのタイミング図である。
施例のブロック図、第３図はそのタイミング図である。
Claims (1)
- ディジタル信号をｎチャンネル多重化（ｎは整数）した
高次群直列信号をｎチャンネルの低次群並列信号に分離
する多重分離回路であって、前記高次群直列信号がそれ
ぞれ入力されるｎ個のラッチ回路と、前記高次群直列信
号の高次群クロックを１分周して前記高次群クロックの
１周期ずつ順次位相の異なるｎ個のラッチクロックを作
りこのｎ個のラッチクロックを前記ｎ個のラッチ回路に
それぞれ入力するカウンタ回路とを備えた多重分離回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1559783A JPS59141843A (ja) | 1983-02-01 | 1983-02-01 | 多重分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1559783A JPS59141843A (ja) | 1983-02-01 | 1983-02-01 | 多重分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59141843A true JPS59141843A (ja) | 1984-08-14 |
Family
ID=11893123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1559783A Pending JPS59141843A (ja) | 1983-02-01 | 1983-02-01 | 多重分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59141843A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132546A (ja) * | 1986-11-25 | 1988-06-04 | Hitachi Ltd | フレ−ムフオ−マツトデ−タ抽出回路 |
| JPH0270135A (ja) * | 1988-09-05 | 1990-03-09 | Advantest Corp | 多重分離回路 |
-
1983
- 1983-02-01 JP JP1559783A patent/JPS59141843A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132546A (ja) * | 1986-11-25 | 1988-06-04 | Hitachi Ltd | フレ−ムフオ−マツトデ−タ抽出回路 |
| JPH0270135A (ja) * | 1988-09-05 | 1990-03-09 | Advantest Corp | 多重分離回路 |
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