JPH01123336A - 論理シミュレーション方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル回路の論理シミュレーション方式に
関するものである。

〔従来の技術〕

従来、この種の論理シミュレーション方式として、特公
昭６１−３６２６２号公報の「論理回路シミュレーショ
ン方式」が知られている。

この論理シミュレーション方式では、後述するベクタ読
出し回路と実回路（実際の回路）とをそれぞれ一つだけ
備えている構成である。

〔発明が解決しようとする問題点〕

上述した従来の論理シミュレーション方式では。

ベクタ読出し回路と実回路とをそれぞれ１個だけ備えて
いるため、入力ベクタが長大になると１回路モデルシミ
ュレーションの１クロツクのシミュレーション時間より
も、入力ベクタメモリに蓄積された入カバターンを最初
の７４ターンから実回路に印加していく時間の方が長く
なってしまい、その結果２回路モデルシミュレーション
側が実回路からのレスポンスを待つことになる。従って
２回路全体のシミュレーション時間が入カノクターンを
増やすごとに遅くなってしまうという問題点がある。例
えば１回路モデルシミュレーションで回路モデルが１ク
ロツク分動作する必要時間が１ｍｓ。

実回路モデルで１クロツク分動作する必要時間が１００
　ｍｓとすると、ダイナミックな実回路モデルは、シミ
ュレーションの１クロツク毎に、最初からの入力ベクタ
を入力しなければ々らないから。

シミュレーション時間がＩＯＫクロックを過ぎると１回
路モデルシミュレーションよシ、実回路モデルの方が１
クロツク分のシミュレーション結果を得るのに時間がか
かることになる。

〔問題点を解決するだめの手段〕

本発明の論−環シミュレーション方式は、実回路に入力
される入力ｔ４ターン系列をシミュレーションの開始時
刻から保持する入力ベクタメモリと。

この人力ベクタメモリを読み出す複数個のベクタ読出し
回路と、ベクタ読出し回路と対になった複数個の同一種
類の実回路と１回路モデルのシミュレーションに同期し
た実回路の出力を得るため。

おのおののベクタ読出し回路に個別の入力ベクタ読出し
開始信号を発生し送信する同期信号発生回路と、おのお
のの実回路の出力から８回路モデルシミュレーションに
同期した実回路の出力のみを選択し２回路モデルに出力
するセレクタ回路とを有することを特徴としている。

〔実施例〕

次に本発明について実施例によって説明する。

第１図は２本発明の一実施例を示すブロック図である。

第１図を参照して、汎用コンピュータ上で実現されてい
る回路モデルによるシミュレータ１から、入力ベクタメ
モリ２に、実回路３１〜３ｎに印加さ、れる入力・ぞタ
ーンが送信され、入力ベクタメモリ２は、シミュレーシ
ョンの最初の入カバターンから順次、蓄積して記憶する
。同期回路４には、予め２回路モデルによる１クロツク
あだシのシミュレーション時間Ｔ１と、実回路３１〜３
ｎの１クロツクの所要時間Ｔ２がセットされる。

複数個のベクタ読出し回路５１〜５ｎは、同期回路４よ
シ、ベクタ読出し開始信号を受信して、おのおの独立し
て、ベクタメモリ２を読み込み、読出した入カバターン
を実回路３１〜３ｎに印加する。

おのおのの実回路３１〜３ｎの出力が、Ｔ４間隔ごとに
得られる様に同期回路４は、ベクタ読出し回路５１〜５
ｎに対しＴ１−　Ｔ２の間隔でベクタ読出し開始信号７
を順に発信する。実回路３１〜３ｎの出力には順にて１
間隔で毎クロックの値が現われるので。

同期回路４は、セレクタ回路６に対し１選択信号８を送
シ１回路モデルのシミュレータ１と同期したクロックの
信号を出力している実回路の出力を選択し１回路モデル
のシミュレータ１にフィードバックする。

第２図には１回路モデルのシミュレータと、実回路の動
作順序を時系列的に表わされている。第２図にはベクタ
読出し回路と実回路は、対として３組ある場合が示され
ている。なお、Ｃは現在のクロック数を示す。

〔発明の効果〕

以上説明したように本発明では、実回路を複数個用意し
、これら複数の実回路を時間をずらせて利用することに
より、シミュレーションクロック数が増大し、実回路が
毎クロック、第１パターンから動作して１回路モデルの
１クロツク分のシミュレーション時間より長い時間が必
要となる場合でも１回路モデルのシミュレーション時間
と同期をとることができ、シミュレーションクロックの
増大に従ってシミュレーションスピードが低下するのを
防止することができる。

【図面の簡単な説明】

第１図は１本発明の一実施例を示すブロック図。 第２図は２本発明の動作を時系列的に示す図である。 １・・・汎用コンピュータ上の回路モデルのシミーレー
タ、２・・・入力ベクタメモリ、３１〜３ｎ・・・実回
路、４・・・同期回路、５１〜５ｎ・・・ベクタ読出し
回路。 ６・・・セレクタ回路、７・・・ベクタ読出し開始信号
。 ８・・・選択信号、Ｔ１・・・回路モデルのシミュレー
タの１クロツクあたりのシミュレーション所要時間。 Ｔ２・・・実回路の１クロック所要時間、Ｃ・・・現在
のクロック数。 第１図

Claims (1)

【特許請求の範囲】
1. １、ダイナミックなデジタル回路部分を実回路で代用し
   、他のデジタル回路部分に回路モデルを用い、該実回路
   及び回路モデルを論理的な入出力関係で結合して、シミ
   ュレーションを行うシミュレーション方式において、前
   記実回路に入力される入力パターン系列をシミュレーシ
   ョンの開始時刻から保持する入力ベクタメモリと、該入
   力ベクタメモリを読み出す複数のベクタ読出し回路とを
   備え、前記実回路は前記ベクタ読出し回路と対となって
   おり、さらにおのおののベクタ読出し回路に個別の入力
   ベクタ読出し開始信号を送信する同期信号発生回路と、
   おのおのの実回路の出力から、前記回路モデルのシミュ
   レーションに同期した出力のみを選択し、前記回路モデ
   ルに出力するセレクタ回路とを備えることを特徴とする
   論理シミュレーション方式。