JPH01252021A - 信号選択回路 - Google Patents
信号選択回路Info
- Publication number
- JPH01252021A JPH01252021A JP63079532A JP7953288A JPH01252021A JP H01252021 A JPH01252021 A JP H01252021A JP 63079532 A JP63079532 A JP 63079532A JP 7953288 A JP7953288 A JP 7953288A JP H01252021 A JPH01252021 A JP H01252021A
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- JP
- Japan
- Prior art keywords
- signal
- clock
- selection
- clk2
- signals
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- Pending
Links
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 claims abstract description 17
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 claims abstract description 17
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 claims abstract description 16
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 claims abstract description 13
- 230000002265 prevention Effects 0.000 claims description 10
- 230000001360 synchronised effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
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- 102100035371 Chymotrypsin-like elastase family member 1 Human genes 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、データ通信制御装置の内部制御回路に用いら
れる信号選択回路に関し、更に詳しくは、２つの非同期
に動作するクロック信号のいずれか一方を、クロックの
パルス幅が短くなること無く選択する信号選択回路に関
する。
れる信号選択回路に関し、更に詳しくは、２つの非同期
に動作するクロック信号のいずれか一方を、クロックの
パルス幅が短くなること無く選択する信号選択回路に関
する。
（従来の技術）
通信バスに接続された複数の通信局の間で、多重通信を
行うようにした通信システムにおいては、各通信局で、
伝送信号の中からクロック成分を抽出し、そのクロック
を受信制御回路の動作クロックとして利用したり、デー
タ成分をマイクロプロセッサなどで認識できる信号に復
調するのに利用したりしている。
行うようにした通信システムにおいては、各通信局で、
伝送信号の中からクロック成分を抽出し、そのクロック
を受信制御回路の動作クロックとして利用したり、デー
タ成分をマイクロプロセッサなどで認識できる信号に復
調するのに利用したりしている。
この様な通信システムにおいて、伝送信号が全く存在し
なくなると、クロックの抽出が行えなくなる。抽出した
クロックをデータ成分の復調だけに利用している場合は
、それでも問題はないが、クロックを受信制御回路の動
作クロックとして用いる場合は、クロックが停止すると
受信動作不能となるという問題点が生ずる。
なくなると、クロックの抽出が行えなくなる。抽出した
クロックをデータ成分の復調だけに利用している場合は
、それでも問題はないが、クロックを受信制御回路の動
作クロックとして用いる場合は、クロックが停止すると
受信動作不能となるという問題点が生ずる。
この様な問題点を解決するなめには、各通信局内部にそ
れぞれクロック発生手段を設け、伝送信号が存在しなく
なった場合は、内部のクロックに切り替えるようにすれ
ばよい。
れぞれクロック発生手段を設け、伝送信号が存在しなく
なった場合は、内部のクロックに切り替えるようにすれ
ばよい。
（発明が解決しようとする課題）
しかしながら、伝送信号から抽出したクロックと内部の
クロックとは非同期であって、その切り替えをクロック
のパルス幅が、短くならないようにスムーズに切り替え
る必要がある。
クロックとは非同期であって、その切り替えをクロック
のパルス幅が、短くならないようにスムーズに切り替え
る必要がある。
本発明は、この様な点に鑑みてなされたものであって、
その目的は、２つの非同期で動作しているクロックを、
切り替え後のクロック信号のパルス幅が、もとのクロッ
ク信号のパルス幅のものより短くならないようにスムー
ズに切り替えられるようにした信号選択回路を実現する
ことにある。
その目的は、２つの非同期で動作しているクロックを、
切り替え後のクロック信号のパルス幅が、もとのクロッ
ク信号のパルス幅のものより短くならないようにスムー
ズに切り替えられるようにした信号選択回路を実現する
ことにある。
（課題を解決するための手段）
第１図は本発明の基本的な構成を示すブロック図である
６図において、１．２は互いに非同期で動作している第
１、第２のクロック信号ＣＬＫ１、ＣＬＫ２と、クロッ
ク信号の選択信号を入力し、選択信号を対応するクロッ
ク信号に同期化させる選択信号同期化手段、３．４は選
択信号同期化手段１．２からの信号とそれぞれ対応する
第１、第２のクロ・ｙり信号ＣＬＫ１、ＣＬＫ２とを入
力し、２つのクロック信号が同時に選択されるを防ぐた
めの時間差を作る同時選択防止手段、５．６は同時選択
防止手段３．４からの信号と、それぞれ対応する第１、
第２のクロック信号Ｃ［、Ｋ１、ＣＬＫ２とを入力し、
クロック信号の選択するタイミングを決定する選択期間
制御手段、７は選択期間制御手段５．６からの信号に基
づいて第１、または第２のクロック信号を選択し、選択
したクロックを出力するクロック出力回路である。（作
用）選択期間制御手段５．６は、クロック信号と、同時
選択防止手段３．４からの信号によって、クロック信号
のパルス幅が短くなるのを防ぐようなタイミングパルス
を出力し、クロック出力回路は、このタイミングパルス
によって２つのクロック信号の一方を選択し、出力する
。
６図において、１．２は互いに非同期で動作している第
１、第２のクロック信号ＣＬＫ１、ＣＬＫ２と、クロッ
ク信号の選択信号を入力し、選択信号を対応するクロッ
ク信号に同期化させる選択信号同期化手段、３．４は選
択信号同期化手段１．２からの信号とそれぞれ対応する
第１、第２のクロ・ｙり信号ＣＬＫ１、ＣＬＫ２とを入
力し、２つのクロック信号が同時に選択されるを防ぐた
めの時間差を作る同時選択防止手段、５．６は同時選択
防止手段３．４からの信号と、それぞれ対応する第１、
第２のクロック信号Ｃ［、Ｋ１、ＣＬＫ２とを入力し、
クロック信号の選択するタイミングを決定する選択期間
制御手段、７は選択期間制御手段５．６からの信号に基
づいて第１、または第２のクロック信号を選択し、選択
したクロックを出力するクロック出力回路である。（作
用）選択期間制御手段５．６は、クロック信号と、同時
選択防止手段３．４からの信号によって、クロック信号
のパルス幅が短くなるのを防ぐようなタイミングパルス
を出力し、クロック出力回路は、このタイミングパルス
によって２つのクロック信号の一方を選択し、出力する
。
（実施例）
以下図面を用いて、本発明の実施例を詳細に説明する。
第２図は、本発明の一実施例を示す構成ブロック図であ
る０図において、第１図の各部分に対応するものには同
一の符号を付して示す。
る０図において、第１図の各部分に対応するものには同
一の符号を付して示す。
Ｔ１、Ｔ２は２つのクロック信号ＣＬＫ１、Ｃしに２が
印加される入力端子、ＴＳは２つのクロック信号ＣＬＫ
１、ＣＬＫ２のどちらか一方を選択指示する為の選択信
号５ＥＣＴが印加される端子である。
印加される入力端子、ＴＳは２つのクロック信号ＣＬＫ
１、ＣＬＫ２のどちらか一方を選択指示する為の選択信
号５ＥＣＴが印加される端子である。
選択信号同期化手段１（２）は、２つのフリップフロッ
プ１１．１２（２１，２２）で構成され、また、同時選
択防止手段３（４）は２つのフリップフロップ３１．３
２ （４１，４２）と、ゲート３３ （４３）とで構成
されている。また、選択期間制御手段５（６）は、同時
選択防止手段３（４）からの信号及びクロック信号ＣＬ
ＫＩ（ＣＬＫ２＞を入力するゲート５１（６１）、ロジ
ック５２〜５５（６２〜６５）で構成されている。
プ１１．１２（２１，２２）で構成され、また、同時選
択防止手段３（４）は２つのフリップフロップ３１．３
２ （４１，４２）と、ゲート３３ （４３）とで構成
されている。また、選択期間制御手段５（６）は、同時
選択防止手段３（４）からの信号及びクロック信号ＣＬ
ＫＩ（ＣＬＫ２＞を入力するゲート５１（６１）、ロジ
ック５２〜５５（６２〜６５）で構成されている。
クロック出力回路７はそれぞれ選択期間制御手段５．６
からの信号及びクロック信号ＣＬＫ１、ＣＬＫ２を入力
するゲート７１．７２及びゲート７３とで構成される。
からの信号及びクロック信号ＣＬＫ１、ＣＬＫ２を入力
するゲート７１．７２及びゲート７３とで構成される。
このように構成したシステムの動作を次に説明する。
第３図は、動作の一例を示すタイムチャートである。こ
こではクロックＣＬＫ２がはじめに選択されている状態
にあって、この状態から選択信号５ＥＣＴがＨレベル（
クロック信号ＣＬＫＩの選択）に変化し、再びクロック
信号ＣＬＫ２に選択されるまでを示している。
こではクロックＣＬＫ２がはじめに選択されている状態
にあって、この状態から選択信号５ＥＣＴがＨレベル（
クロック信号ＣＬＫＩの選択）に変化し、再びクロック
信号ＣＬＫ２に選択されるまでを示している。
いま選択信号５ＥＣＴが（イ）に示すように、Ｌレベル
からＨレベルに変化すると、選択信号同期化手段２の７
リツグ７０ツグ２１．２２がクロック信号ＣＬＫ２ （
これを（チ）に示す）により順番にＨレベルとなり、ク
ロック信号ＣＬＫ２の２クロック時間経過後、（す）に
示すように認識されて、同時選択防止手段４からの信号
５ＢＬＡ２がＨレベル（非選択側）に変化する。
からＨレベルに変化すると、選択信号同期化手段２の７
リツグ７０ツグ２１．２２がクロック信号ＣＬＫ２ （
これを（チ）に示す）により順番にＨレベルとなり、ク
ロック信号ＣＬＫ２の２クロック時間経過後、（す）に
示すように認識されて、同時選択防止手段４からの信号
５ＢＬＡ２がＨレベル（非選択側）に変化する。
一方、クロック信号ＣＬＫＩ側では、選択信号５ＥＣＴ
が（イ）に示すように、ＬレベルからＨレベルに変化す
ると、選択信号同期化手段１のフリップフロップ１１．
１２がクロック信号ＣＬＫ１（これを（ロ）に示す）に
より順番に（ハ）に示すようにＨレベルとなり、クロッ
ク信号ＣＬＫ１の４クロック時間経過後、（ニ）に示す
ように認識されて、同時選択防止手段３からの信号ＳＦ
。
が（イ）に示すように、ＬレベルからＨレベルに変化す
ると、選択信号同期化手段１のフリップフロップ１１．
１２がクロック信号ＣＬＫ１（これを（ロ）に示す）に
より順番に（ハ）に示すようにＨレベルとなり、クロッ
ク信号ＣＬＫ１の４クロック時間経過後、（ニ）に示す
ように認識されて、同時選択防止手段３からの信号ＳＦ
。
ＬＡＩがＨレベル（選択側）に変化する。
このように選択側への変化と、非選択側への変化の認識
までの時間差は、それぞれ選択信号同期化手段１．２及
び同時選択防止手段３．４により、その出力信号５ＥＬ
Ａ１、ＳＦ、ＬＡ２の変化に時間差（２クロック時間）
を設けることで実現される。
までの時間差は、それぞれ選択信号同期化手段１．２及
び同時選択防止手段３．４により、その出力信号５ＥＬ
Ａ１、ＳＦ、ＬＡ２の変化に時間差（２クロック時間）
を設けることで実現される。
（非選択→選択時の動作 クロック信号ＣＬＫＩ側）
クロック信号ＣＬＫＩの立ち上がりで、選択信号５ＢＣ
Ｔは同期化され、信号（ニ）に示すような信号５ＥＬＡ
Ｉが作られる。この信号５ＥＬＡ１は、選択期間制御手
段５内のロジック５１〜５３によって、信号５ＢＬＡＩ
がＬレベルになった後、クロック信号ＣＬＫＩの半周期
後にＬレベルとなる信号５ＥＬＢ１が作られる。ロジッ
ク５４．５５からなるフリップフロップは、この信号５
ＥＬＢＩによってセットされ、（へ）に示すようなＬレ
ベルからＨレベルに変化する信号ＳＥ１、１を出力する
。ここで、この信号５ＢＬＩのＬレベルからＨレベルに
変化するタイミングは、クロック信号ＣＬＫＩのＬレベ
ルの期間中に行われ、これによって、選択されるクロッ
ク信号ＣＬＫＩのパルス幅が短くなるのを防いでいる。
Ｔは同期化され、信号（ニ）に示すような信号５ＥＬＡ
Ｉが作られる。この信号５ＥＬＡ１は、選択期間制御手
段５内のロジック５１〜５３によって、信号５ＢＬＡＩ
がＬレベルになった後、クロック信号ＣＬＫＩの半周期
後にＬレベルとなる信号５ＥＬＢ１が作られる。ロジッ
ク５４．５５からなるフリップフロップは、この信号５
ＥＬＢＩによってセットされ、（へ）に示すようなＬレ
ベルからＨレベルに変化する信号ＳＥ１、１を出力する
。ここで、この信号５ＢＬＩのＬレベルからＨレベルに
変化するタイミングは、クロック信号ＣＬＫＩのＬレベ
ルの期間中に行われ、これによって、選択されるクロッ
ク信号ＣＬＫＩのパルス幅が短くなるのを防いでいる。
クロック出力回路７内のゲート７１は、こ６の信号５Ｅ
ＬＩによって開となり、選択されなりロック信号ＣＬＫ
Ｉが（ト）に示すようにゲート７３を介して出力される
。
ＬＩによって開となり、選択されなりロック信号ＣＬＫ
Ｉが（ト）に示すようにゲート７３を介して出力される
。
（Ｊ１！択時→非選択時の動作 クロック信号ＣＬＫク
ロック信号ＣＬＫＩの立ち上がりで選択信号５ＥＣＴは
同期化され、信号５ＥＬＡＩが作られる０選択信号Ｓ
Ｆ、 ＣＴが（イ）に示すように、ＨレベルからＬレベ
ルに変化すると、その後２クロック経過してから信号５
ＥＬＡ１、信号５ＥＬＢ１は、（ニ）、（ホ）に示すよ
うに共にＨレベルに変化し、信号５ＥＬＩがＬレベルに
変化してクロック信号ＣＬＫＩの選択を停止する。ここ
で信号５ＥＬＩがＬレベルに変化するタイミングは、ロ
ジック５５．５６からなるフリップフロップの働きによ
って、クロック信号ＣＬＫＩのＬレベルの期間中に行わ
れ、クロック信号ＣＬＫＩのパルス幅が短くなるのを防
いでいる。
ロック信号ＣＬＫＩの立ち上がりで選択信号５ＥＣＴは
同期化され、信号５ＥＬＡＩが作られる０選択信号Ｓ
Ｆ、 ＣＴが（イ）に示すように、ＨレベルからＬレベ
ルに変化すると、その後２クロック経過してから信号５
ＥＬＡ１、信号５ＥＬＢ１は、（ニ）、（ホ）に示すよ
うに共にＨレベルに変化し、信号５ＥＬＩがＬレベルに
変化してクロック信号ＣＬＫＩの選択を停止する。ここ
で信号５ＥＬＩがＬレベルに変化するタイミングは、ロ
ジック５５．５６からなるフリップフロップの働きによ
って、クロック信号ＣＬＫＩのＬレベルの期間中に行わ
れ、クロック信号ＣＬＫＩのパルス幅が短くなるのを防
いでいる。
なお、上記の実施例では、各手段をフリップフロップ、
ゲート、ロジックなどで構成したものであるが、これら
は他の構成でもよい。
ゲート、ロジックなどで構成したものであるが、これら
は他の構成でもよい。
（発明の効果）
以上詳細に説明したように、本発明によれば、簡単な構
成によって、２つのクロック信号の内の一方を、外部か
らの選択信号によってそのパルス幅を短くすること無く
、スムーズに選択できる信号選択回路を提供できる。
成によって、２つのクロック信号の内の一方を、外部か
らの選択信号によってそのパルス幅を短くすること無く
、スムーズに選択できる信号選択回路を提供できる。
第１図は本発明の基本的な構成を示すブロック図、第２
図は本発明の一実施例を示す構成ブロック図、第３図は
その動作の一例を示すタイムチャートである。 １．２・・・選択信号同期化手段 ３．４・・・同時選択防止手段 ５．６・・・選択時間制御手段 ７・・・クロック出力回路
図は本発明の一実施例を示す構成ブロック図、第３図は
その動作の一例を示すタイムチャートである。 １．２・・・選択信号同期化手段 ３．４・・・同時選択防止手段 ５．６・・・選択時間制御手段 ７・・・クロック出力回路
Claims (1)
- 【特許請求の範囲】 互いに非同期で動作している第１、第２のクロック信号
ＣＬＫ１、ＣＬＫ２と、クロック信号の選択指令信号を
入力し、選択信号を対応するクロック信号に同期化させ
る選択信号同期化手段と、前記選択信号同期化手段から
の信号とそれぞれ対応する第１、第２のクロック信号Ｃ
ＬＫ１、ＣＬＫ２とを入力し、２つのクロック信号が同
時に選択されるを防ぐための時間差を作る同時選択防止
手段と、 前記同時選択防止手段からの信号と、それぞれ対応する
第１、第２のクロック信号ＣＬＫ１、ＣＬＫ２とを入力
し、クロック信号の選択するタイミングを決定する選択
期間制御手段と、 前記選択期間制御手段からの信号に基づいて第１、また
は第２のクロック信号を選択し、選択したクロックを出
力するクロック出力回路とを備えた信号選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63079532A JPH01252021A (ja) | 1988-03-31 | 1988-03-31 | 信号選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63079532A JPH01252021A (ja) | 1988-03-31 | 1988-03-31 | 信号選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01252021A true JPH01252021A (ja) | 1989-10-06 |
Family
ID=13692602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63079532A Pending JPH01252021A (ja) | 1988-03-31 | 1988-03-31 | 信号選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01252021A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235592A (en) * | 1975-09-12 | 1977-03-18 | Seiko Instr & Electronics Ltd | Piezo-oscillator |
| JPS6066517A (ja) * | 1983-09-22 | 1985-04-16 | Ricoh Co Ltd | クロック切換回路 |
-
1988
- 1988-03-31 JP JP63079532A patent/JPH01252021A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235592A (en) * | 1975-09-12 | 1977-03-18 | Seiko Instr & Electronics Ltd | Piezo-oscillator |
| JPS6066517A (ja) * | 1983-09-22 | 1985-04-16 | Ricoh Co Ltd | クロック切換回路 |
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