JP2581240B2 - 多重化装置 - Google Patents
多重化装置Info
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- JP2581240B2 JP2581240B2 JP1338661A JP33866189A JP2581240B2 JP 2581240 B2 JP2581240 B2 JP 2581240B2 JP 1338661 A JP1338661 A JP 1338661A JP 33866189 A JP33866189 A JP 33866189A JP 2581240 B2 JP2581240 B2 JP 2581240B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はディジタル通信方式に関し，特に伝送路符号
に変換された信号を入力して多重変換後に同一伝送路符
号を得る多重化装置に関する。
に変換された信号を入力して多重変換後に同一伝送路符
号を得る多重化装置に関する。
［従来の技術］ 従来の多重化方式につき第３図を用いて説明する。伝
送速度をf0,多重数ｍ（但し図では２としてある），伝
送路符号長をｎ＋１として，はじめにその構成を説明す
ると，多重化部22のタイミング発生回路23は、f0クロッ
ク,f0/mクロックおよびｍ相のf0/｛ｍ（ｎ＋１）｝クロ
ックを発生する機能を有し，符号変換回路24、25はf0/m
クロックとf0/｛ｍ（ｎ＋１）｝クロックに同期して符
号変換を行ない,m相の（２相の）伝送路符号を出力する
機能を有しており，多重化回路内の速度変換回路26、27
は、f0/mクロックおよびf0/｛ｍ（ｎ＋１）｝クロック
に同期したｍ相の伝送路符号を,f0クロックおよびf0/
｛ｍ（ｎ＋１）｝クロックに同期したｍ相のバーストデ
ータに速度変換する機能を有しており，パラレル／シリ
アル変換（以下、P/S変換とする）を行うP/S変換回路28
はｍ相のバーストデータを（ｎ＋１）ビットを１組とし
て順番に出力する機能を有している。
送速度をf0,多重数ｍ（但し図では２としてある），伝
送路符号長をｎ＋１として，はじめにその構成を説明す
ると，多重化部22のタイミング発生回路23は、f0クロッ
ク,f0/mクロックおよびｍ相のf0/｛ｍ（ｎ＋１）｝クロ
ックを発生する機能を有し，符号変換回路24、25はf0/m
クロックとf0/｛ｍ（ｎ＋１）｝クロックに同期して符
号変換を行ない,m相の（２相の）伝送路符号を出力する
機能を有しており，多重化回路内の速度変換回路26、27
は、f0/mクロックおよびf0/｛ｍ（ｎ＋１）｝クロック
に同期したｍ相の伝送路符号を,f0クロックおよびf0/
｛ｍ（ｎ＋１）｝クロックに同期したｍ相のバーストデ
ータに速度変換する機能を有しており，パラレル／シリ
アル変換（以下、P/S変換とする）を行うP/S変換回路28
はｍ相のバーストデータを（ｎ＋１）ビットを１組とし
て順番に出力する機能を有している。
次に動作について説明する。ここでは多重数ｍが先に
述べたように2,多重後の伝送速度がf0（ビット/s），伝
送路符号をnB1cとする。タイミング発生回路23は伝送速
度f0のクロックを多重数ｍ＝２で分周した後，さらに伝
送路符号長（ｎ＋１）で分周し,f0クロック,f0/2クロッ
ク，およびf0/｛２（ｎ＋１）｝クロックを出力する。
符号変換回路24はf0/2クロック,f0/｛２（ｎ＋１）｝ク
ロックを入力してf0/2クロック,f0/｛２（ｎ＋１）｝ク
ロックに同期したnB1c符号を作成し，速度変換回路26に
出力する。速度変換回路26はf0クロック,f0/2クロック,
f0/｛２（ｎ＋１）｝クロックおよび符号変換回路24の
出力信号を入力し,f0クロック,f0/2クロック，およびf0
/｛２（ｎ＋１）｝クロックに同期した伝送速度f0であ
るnB1c符号バーストデータを作成してP/S変換回路28へ
出力する。符号変換回路25およびこれに続く速度変換回
路27は,2相のf0/｛２（ｎ＋１）｝クロックのうちの残
りの一方を用いて，変速変換回路26とは位相の異なるnB
1c符号のバーストデータをP/S変換回路28へ出力する。P
/S変換回路28は速度変換回路26のバーストデータ（ｎ＋
１）ビットと速度変換回路27のバーストデータ（ｎ＋
１）ビットを交互に出力して多重出力信号を得る。
述べたように2,多重後の伝送速度がf0（ビット/s），伝
送路符号をnB1cとする。タイミング発生回路23は伝送速
度f0のクロックを多重数ｍ＝２で分周した後，さらに伝
送路符号長（ｎ＋１）で分周し,f0クロック,f0/2クロッ
ク，およびf0/｛２（ｎ＋１）｝クロックを出力する。
符号変換回路24はf0/2クロック,f0/｛２（ｎ＋１）｝ク
ロックを入力してf0/2クロック,f0/｛２（ｎ＋１）｝ク
ロックに同期したnB1c符号を作成し，速度変換回路26に
出力する。速度変換回路26はf0クロック,f0/2クロック,
f0/｛２（ｎ＋１）｝クロックおよび符号変換回路24の
出力信号を入力し,f0クロック,f0/2クロック，およびf0
/｛２（ｎ＋１）｝クロックに同期した伝送速度f0であ
るnB1c符号バーストデータを作成してP/S変換回路28へ
出力する。符号変換回路25およびこれに続く速度変換回
路27は,2相のf0/｛２（ｎ＋１）｝クロックのうちの残
りの一方を用いて，変速変換回路26とは位相の異なるnB
1c符号のバーストデータをP/S変換回路28へ出力する。P
/S変換回路28は速度変換回路26のバーストデータ（ｎ＋
１）ビットと速度変換回路27のバーストデータ（ｎ＋
１）ビットを交互に出力して多重出力信号を得る。
［発明が解決しようとする課題］ この従来の多重化装置においては，変速変換回路26,2
7に伝送速度f0/2の伝送路符号を入力してこれを伝送速
度f0のバーストデータに変換するため，多重化後の伝送
速度で動作する構造の複雑な速度変換回路26,27が必要
になり，又P/S変換回路28に高速のものが使用できない
ので，伝送速度f0が高いときは使用しにくいという欠点
があった。
7に伝送速度f0/2の伝送路符号を入力してこれを伝送速
度f0のバーストデータに変換するため，多重化後の伝送
速度で動作する構造の複雑な速度変換回路26,27が必要
になり，又P/S変換回路28に高速のものが使用できない
ので，伝送速度f0が高いときは使用しにくいという欠点
があった。
本発明は上記のような速度変換回路を用いなくて済む
多重化装置を提供しようとするものである。
多重化装置を提供しようとするものである。
［課題を解決するための手段］ 本発明によれば、多重数をm,多重後の伝送速度をf
0（ビット/s）及び伝送路符号長を（ｎ＋１）ビット
［但し、ｍは２以上,nは３以上の自然数とする］とし
て、f0クロック,f0/mクロック，及びf0/｛ｍ（ｎ＋
１）｝クロックを発生するタイミング発生回路と、f0/m
クロック及びf0/｛ｍ（ｎ＋１）｝クロックに同期して
符号変換を行って符号長（ｎ＋１）ビットのｍ相の伝送
路符号を出力する複数の符号変換部と、f0/mクロック及
びf0/｛ｍ（ｎ＋１）｝クロックに同期してｍ相の伝送
路符号について各相毎のビットの入替えと相間のビット
の入替えとを行ってｍ個のシリアルデータを出力するビ
ット順番入替部と、ｍ個のシリアルデータから成るパラ
レルデータをf0/mクロックに同期してパラレル／シリア
ル変換することでビットインターリーブ多重した多重化
データを該f0クロックに従って動作出力する第１のパラ
レル／シリアル変換回路とを備え、更に、ビット順番入
替部は、符号長（ｎ＋１）ビットのｍ相の伝送路符号を
シリアルデータとして入力し，該シリアルデータをf0/m
クロック及びf0/｛ｍ（ｎ＋１）｝クロックに同期して
シリアル／パラレル変換してそれぞれ（ｎ＋１）ビット
のパラレルデータを出力するｍ個のシリアル／パラレル
変換回路と、ｍ個組分のパラレルデータにおける（ｎ＋
１）ビットに関するビット入替えを伝送路符号に従って
行うことでパラレルデータの順番を入替えて可能パラレ
ルデータとして出力するビット入替回路と、可変パラレ
ルデータをそれぞれf0/mクロック及びf0/｛ｍ（ｎ＋
１）｝クロックに同期してパラレル／シリアル変換して
シリアルデータとして可変シリアルデータを出力するｍ
個の第２のパラレル／シリアル変換回路とから成り、第
１のパラレル／シリアル変換回路は、ｍ個の第２のパラ
レル／シリアル変換回路から出力されるf0/mクロックの
速度の（ｎ＋１）ビットの伝送路符号をf0クロックの速
度の該（ｎ＋１）ビットのバーストのｍ相の伝送路符号
に速度変換して多重化データとして、可変シリアルデー
タに基づいて１相目の１ビットから（ｎ＋１）ビットの
データ乃至ｍ相目の１ビットから（ｎ＋１）ビットのデ
ータの順で多重化されたものを出力する多重化装置が得
られる。
0（ビット/s）及び伝送路符号長を（ｎ＋１）ビット
［但し、ｍは２以上,nは３以上の自然数とする］とし
て、f0クロック,f0/mクロック，及びf0/｛ｍ（ｎ＋
１）｝クロックを発生するタイミング発生回路と、f0/m
クロック及びf0/｛ｍ（ｎ＋１）｝クロックに同期して
符号変換を行って符号長（ｎ＋１）ビットのｍ相の伝送
路符号を出力する複数の符号変換部と、f0/mクロック及
びf0/｛ｍ（ｎ＋１）｝クロックに同期してｍ相の伝送
路符号について各相毎のビットの入替えと相間のビット
の入替えとを行ってｍ個のシリアルデータを出力するビ
ット順番入替部と、ｍ個のシリアルデータから成るパラ
レルデータをf0/mクロックに同期してパラレル／シリア
ル変換することでビットインターリーブ多重した多重化
データを該f0クロックに従って動作出力する第１のパラ
レル／シリアル変換回路とを備え、更に、ビット順番入
替部は、符号長（ｎ＋１）ビットのｍ相の伝送路符号を
シリアルデータとして入力し，該シリアルデータをf0/m
クロック及びf0/｛ｍ（ｎ＋１）｝クロックに同期して
シリアル／パラレル変換してそれぞれ（ｎ＋１）ビット
のパラレルデータを出力するｍ個のシリアル／パラレル
変換回路と、ｍ個組分のパラレルデータにおける（ｎ＋
１）ビットに関するビット入替えを伝送路符号に従って
行うことでパラレルデータの順番を入替えて可能パラレ
ルデータとして出力するビット入替回路と、可変パラレ
ルデータをそれぞれf0/mクロック及びf0/｛ｍ（ｎ＋
１）｝クロックに同期してパラレル／シリアル変換して
シリアルデータとして可変シリアルデータを出力するｍ
個の第２のパラレル／シリアル変換回路とから成り、第
１のパラレル／シリアル変換回路は、ｍ個の第２のパラ
レル／シリアル変換回路から出力されるf0/mクロックの
速度の（ｎ＋１）ビットの伝送路符号をf0クロックの速
度の該（ｎ＋１）ビットのバーストのｍ相の伝送路符号
に速度変換して多重化データとして、可変シリアルデー
タに基づいて１相目の１ビットから（ｎ＋１）ビットの
データ乃至ｍ相目の１ビットから（ｎ＋１）ビットのデ
ータの順で多重化されたものを出力する多重化装置が得
られる。
［実施例］ 以下に実施例を挙げ、本発明の多重化装置について、
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
最初に、本発明の多重化装置の基本構成を説明する。
この多重化装置は、多重数をm,多重後の伝送速度をf
0（ビット/s），及び伝送路符号長を（ｎ＋１）ビット
［但し、ｍは２以上,nは３以上の自然数とする］とする
伝送系で動作するもので、f0クロック,f0/mクロック，
及びf0/｛ｍ（ｎ＋１）｝クロックを発生するタイミン
グ発生回路と、f0/mクロック及びf0/｛ｍ（ｎ＋１）｝
クロックに同期して符号変換を行って符号長（ｎ＋１）
ビットのｍ相の伝送路符号を出力する複数の符号変換部
と、f0/mクロック及びf0/｛ｍ（ｎ＋１）｝クロックに
同期してｍ相の伝送路符号について各相毎のビットの入
替えと相間のビットの入替えとを行ってｍ個のシリアル
データを出力するビット順番入替部と、ｍ個のシリアル
データから成るパラレルデータをf0/mクロックに同期し
てP/S変換することでビットインターリーブ多重した多
重化データをf0クロックに従って動作出力する第１のP/
S変換回路とを備えた構成となっている。
この多重化装置は、多重数をm,多重後の伝送速度をf
0（ビット/s），及び伝送路符号長を（ｎ＋１）ビット
［但し、ｍは２以上,nは３以上の自然数とする］とする
伝送系で動作するもので、f0クロック,f0/mクロック，
及びf0/｛ｍ（ｎ＋１）｝クロックを発生するタイミン
グ発生回路と、f0/mクロック及びf0/｛ｍ（ｎ＋１）｝
クロックに同期して符号変換を行って符号長（ｎ＋１）
ビットのｍ相の伝送路符号を出力する複数の符号変換部
と、f0/mクロック及びf0/｛ｍ（ｎ＋１）｝クロックに
同期してｍ相の伝送路符号について各相毎のビットの入
替えと相間のビットの入替えとを行ってｍ個のシリアル
データを出力するビット順番入替部と、ｍ個のシリアル
データから成るパラレルデータをf0/mクロックに同期し
てP/S変換することでビットインターリーブ多重した多
重化データをf0クロックに従って動作出力する第１のP/
S変換回路とを備えた構成となっている。
このうち、ビット順番入替部は、符号長（ｎ＋１）ビ
ットのｍ相の伝送路符号をシリアルデータとして入力
し，そのシリアルデータをf0/mクロック及びf0/｛ｍ
（ｎ＋１）｝クロックに同期してシリアル／パラレル変
換してそれぞれ（ｎ＋１）ビットのパラレルデータを出
力するｍ個のシリアル／パラレル変換回路と、ｍ個組分
のパラレルデータにおける（ｎ＋１）ビットに関するビ
ット入替えを伝送路符号に従って行うことでパラレルデ
ータの順番を入替えて可変パラレルデータとして出力す
るビット入替回路と、可変パラレルデータをそれぞれf0
/mクロック及びf0/｛ｍ（ｎ＋１）｝クロックに同期し
てパラレル／シリアル変換してシリアルデータとして可
変シリアルデータを出力するｍ個の第２のパラレル／シ
リアル変換回路とから成る。
ットのｍ相の伝送路符号をシリアルデータとして入力
し，そのシリアルデータをf0/mクロック及びf0/｛ｍ
（ｎ＋１）｝クロックに同期してシリアル／パラレル変
換してそれぞれ（ｎ＋１）ビットのパラレルデータを出
力するｍ個のシリアル／パラレル変換回路と、ｍ個組分
のパラレルデータにおける（ｎ＋１）ビットに関するビ
ット入替えを伝送路符号に従って行うことでパラレルデ
ータの順番を入替えて可変パラレルデータとして出力す
るビット入替回路と、可変パラレルデータをそれぞれf0
/mクロック及びf0/｛ｍ（ｎ＋１）｝クロックに同期し
てパラレル／シリアル変換してシリアルデータとして可
変シリアルデータを出力するｍ個の第２のパラレル／シ
リアル変換回路とから成る。
こうした構成のビット入替回路を有する多重化装置に
おいて、第１のパラレル／シリアル変換回路は、ｍ個の
第２のパラレル／シリアル変換回路から出力されるf0/m
クロックの速度の（ｎ＋１）ビットの伝送路符号をf0ク
ロックの速度の（ｎ＋１）ビットのバーストのｍ相の伝
送路符号に速度変換して多重化データとして、可変シリ
アルデータに基づいて１相目の１ビットから（ｎ＋１）
ビットのデータ乃至ｍ相目の１ビットから（ｎ＋１）ビ
ットのデータの順で多重化されたものを出力するものと
なる。
おいて、第１のパラレル／シリアル変換回路は、ｍ個の
第２のパラレル／シリアル変換回路から出力されるf0/m
クロックの速度の（ｎ＋１）ビットの伝送路符号をf0ク
ロックの速度の（ｎ＋１）ビットのバーストのｍ相の伝
送路符号に速度変換して多重化データとして、可変シリ
アルデータに基づいて１相目の１ビットから（ｎ＋１）
ビットのデータ乃至ｍ相目の１ビットから（ｎ＋１）ビ
ットのデータの順で多重化されたものを出力するものと
なる。
第１図は、本発明の一実施例に係る多重化装置の基本
構成を示したブロック図である。但し、ここでは多重数
ｍを2,多重後の伝送速度f0（ビット/s）のを伝送路符号
を3B1c,伝送路符号長（ｎ＋１）ビットのｎを３として
いる。
構成を示したブロック図である。但し、ここでは多重数
ｍを2,多重後の伝送速度f0（ビット/s）のを伝送路符号
を3B1c,伝送路符号長（ｎ＋１）ビットのｎを３として
いる。
この多重化装置は、f0クロック,f0/2クロック，及びf
0/｛２（３＋１）｝クロックを発生するタイミング発生
回路９と、f0/2クロック及びf0/｛２（３＋１）｝クロ
ックに同期して符号変換を行って符号長（３＋１）ビッ
トの２相の伝送路符号3B1cを出力する符号変換部1,2
と、f0/2クロック及びf0/｛２（３＋１）｝クロックに
同期して２相の伝送路符号3B1cについて各相毎のビット
の入替えと相間のビットの入替えとを行って２個のシリ
アルデータを出力するビット順番入替部29と、２個のシ
リアルデータから成るパラレルデータをf0/2クロックに
同期してP/S変換することでビットインターリーブ多重
した多重化データをf0クロックに従って動作出力する第
１のP/S変換回路８とを有する。
0/｛２（３＋１）｝クロックを発生するタイミング発生
回路９と、f0/2クロック及びf0/｛２（３＋１）｝クロ
ックに同期して符号変換を行って符号長（３＋１）ビッ
トの２相の伝送路符号3B1cを出力する符号変換部1,2
と、f0/2クロック及びf0/｛２（３＋１）｝クロックに
同期して２相の伝送路符号3B1cについて各相毎のビット
の入替えと相間のビットの入替えとを行って２個のシリ
アルデータを出力するビット順番入替部29と、２個のシ
リアルデータから成るパラレルデータをf0/2クロックに
同期してP/S変換することでビットインターリーブ多重
した多重化データをf0クロックに従って動作出力する第
１のP/S変換回路８とを有する。
又、ビット順番入替部29は、符号長（３＋１）ビット
の２相の伝送路符号をシリアルデータとして入力し，そ
のシリアルデータをf0/2クロック及びf0/｛２（３＋
１）｝クロックに同期してS/P変換してそれぞれ（３＋
１）ビットのパラレルデータを出力する２個のS/P変換
回路3,4と、２個組分のパラレルデータにおける（３＋
１）ビットに関するビット入替えを伝送路符号に従って
行うことでパラレルデータの順番を入替えて可変パラレ
ルデータとして出力するビット入替回路５と、可変パラ
レルデータをそれぞれf0/2クロック及びf0/｛２（３＋
１）｝クロックに同期してP/S変換して可変シリアルデ
ータを出力する２個の第２のP/S変換回路6,7とから成っ
ている。
の２相の伝送路符号をシリアルデータとして入力し，そ
のシリアルデータをf0/2クロック及びf0/｛２（３＋
１）｝クロックに同期してS/P変換してそれぞれ（３＋
１）ビットのパラレルデータを出力する２個のS/P変換
回路3,4と、２個組分のパラレルデータにおける（３＋
１）ビットに関するビット入替えを伝送路符号に従って
行うことでパラレルデータの順番を入替えて可変パラレ
ルデータとして出力するビット入替回路５と、可変パラ
レルデータをそれぞれf0/2クロック及びf0/｛２（３＋
１）｝クロックに同期してP/S変換して可変シリアルデ
ータを出力する２個の第２のP/S変換回路6,7とから成っ
ている。
この多重化装置の動作を具体的に説明すれば、タイミ
ング発生回路９は、伝送速度f0のクロックを多重数２で
分周した後，更に伝送路符号長（ｎ＋１）すなわち（３
＋１）で分周し,f0クロック10（図では括弧を付す。以
下クロックや信号などを表す21まで同じ）,f0/2クロッ
ク11,f0/｛２（３＋１）｝クロック12を発生する。符号
変換回路１はf0/2クロック,f0/｛２（３＋１）｝クロッ
クを入力し，これら２つのクロックに同期した3B1c符号
13を作成し,S/P変換回路３に出力する。S/P変換回路３
はf0/2クロック,f0/｛２（３＋１）｝クロック,3B1c符
号13を入力し、入力した3B1c符号13をS/P変換して４本
のパラレル信号15−１〜15−４を作成してビット入替回
路５に出力する。符号変換回路２およびS/P変換回路４
も同様にして3B1c符号14をS/P変換した４本のパラレル
信号16−１〜16−４をビット入替回路５に出力する。ビ
ット入替回路５は合計８本のパラレル信号を入力し８本
のパラレル信号の順番を入れ替えて出力する。ここでの
順番の入替えは、上述したように２個組分のパラレル信
号15−１〜15−4,16−１〜16−４における２個組分のパ
ラレルデータにおける（３＋１）ビットに関するビット
入替えを伝送路符号に従って行うことでパラレルデータ
の順番を入替えて可変パラレルデータ17−１〜17−4,18
−１〜18−４としてそれぞれP/S変換回路6,7に出力す
る。P/S変換回路６とP/S変換回路７はビット入替回路５
よりそれぞれ４本の可変パラレル信号17−１〜17−4,18
−１〜18−４とタイミング発生回路９よりf0/2クロック
11,f0/｛２（３＋１）｝クロック12を入力してそれぞれ
１本の可変シリアル信号19,20に変換してP/S変換回路８
に出力する。P/S変換回路８では２個の可変シリアル信
号19,20から成るパラレルデータをf0/2クロック11に同
期してP/S変換することでビットインターリーブ多重し
た多重化データとして、P/S変換回路８では、２個のP/S
変換回路6,7から出力される可変シリアル信号19,20から
成るパラレルデータをf0/2クロック11の速度の（３＋
１）ビットの伝送路符号をf0クロックの速度の（３＋
１）ビットのバーストの２相の伝送路符号の速度変換し
てP/S変換することでビットインターリーブ多重した多
重化データとして、可変シリアルデータに基づいて１相
目の１ビットから（３＋１）ビットのデータ乃至２相目
の１ビットから（３＋１）ビットのデータの順で多重化
されたものを出力する。
ング発生回路９は、伝送速度f0のクロックを多重数２で
分周した後，更に伝送路符号長（ｎ＋１）すなわち（３
＋１）で分周し,f0クロック10（図では括弧を付す。以
下クロックや信号などを表す21まで同じ）,f0/2クロッ
ク11,f0/｛２（３＋１）｝クロック12を発生する。符号
変換回路１はf0/2クロック,f0/｛２（３＋１）｝クロッ
クを入力し，これら２つのクロックに同期した3B1c符号
13を作成し,S/P変換回路３に出力する。S/P変換回路３
はf0/2クロック,f0/｛２（３＋１）｝クロック,3B1c符
号13を入力し、入力した3B1c符号13をS/P変換して４本
のパラレル信号15−１〜15−４を作成してビット入替回
路５に出力する。符号変換回路２およびS/P変換回路４
も同様にして3B1c符号14をS/P変換した４本のパラレル
信号16−１〜16−４をビット入替回路５に出力する。ビ
ット入替回路５は合計８本のパラレル信号を入力し８本
のパラレル信号の順番を入れ替えて出力する。ここでの
順番の入替えは、上述したように２個組分のパラレル信
号15−１〜15−4,16−１〜16−４における２個組分のパ
ラレルデータにおける（３＋１）ビットに関するビット
入替えを伝送路符号に従って行うことでパラレルデータ
の順番を入替えて可変パラレルデータ17−１〜17−4,18
−１〜18−４としてそれぞれP/S変換回路6,7に出力す
る。P/S変換回路６とP/S変換回路７はビット入替回路５
よりそれぞれ４本の可変パラレル信号17−１〜17−4,18
−１〜18−４とタイミング発生回路９よりf0/2クロック
11,f0/｛２（３＋１）｝クロック12を入力してそれぞれ
１本の可変シリアル信号19,20に変換してP/S変換回路８
に出力する。P/S変換回路８では２個の可変シリアル信
号19,20から成るパラレルデータをf0/2クロック11に同
期してP/S変換することでビットインターリーブ多重し
た多重化データとして、P/S変換回路８では、２個のP/S
変換回路6,7から出力される可変シリアル信号19,20から
成るパラレルデータをf0/2クロック11の速度の（３＋
１）ビットの伝送路符号をf0クロックの速度の（３＋
１）ビットのバーストの２相の伝送路符号の速度変換し
てP/S変換することでビットインターリーブ多重した多
重化データとして、可変シリアルデータに基づいて１相
目の１ビットから（３＋１）ビットのデータ乃至２相目
の１ビットから（３＋１）ビットのデータの順で多重化
されたものを出力する。
第２図は参照として、上述した多重化装置の各部にお
ける信号及びその処理の関係の具体例をタイミングチャ
ートにより示したものである。
ける信号及びその処理の関係の具体例をタイミングチャ
ートにより示したものである。
第２図からは、P/S変換回路８で可変シリアル信号19,
20から3B1c符号ブロック多重信号21を得るまでの信号処
理の時間は他の各部においてそれぞれ信号処理する時間
よりも迅速に行われ、高速化されていることが判る。
尚，上記の実施例は多重数ｍの値を2,伝送路符号長（ｎ
＋１）ビットのｎの値を３とした場合であるが，いずれ
もそれに限られるものではない。
20から3B1c符号ブロック多重信号21を得るまでの信号処
理の時間は他の各部においてそれぞれ信号処理する時間
よりも迅速に行われ、高速化されていることが判る。
尚，上記の実施例は多重数ｍの値を2,伝送路符号長（ｎ
＋１）ビットのｎの値を３とした場合であるが，いずれ
もそれに限られるものではない。
以上に述べた通り、本発明の多重化装置によれば、従
来装置のように複雑な速度変換回路を要すること無く、
符号変換回路からの出力を直接多重化せずにタイミング
発生回路からの多種な伝送速度を示すクロックのタイミ
ングに従って一旦シリアルデータからパラレルデータに
変換した上でビット入れ替えを行い、これにより得られ
る可変パラレル信号を再度シリアル変換した可変シリア
ル信号のパラレルデータをパラレル／シリアル変換して
ビット多重されたブロック多重信号を出力する構成とし
ているため、伝送速度を所望に設定して多重化処理を高
速で行い得ると共に、簡素な構成で取扱いが簡単な多重
化装置を具現できるようになる。
来装置のように複雑な速度変換回路を要すること無く、
符号変換回路からの出力を直接多重化せずにタイミング
発生回路からの多種な伝送速度を示すクロックのタイミ
ングに従って一旦シリアルデータからパラレルデータに
変換した上でビット入れ替えを行い、これにより得られ
る可変パラレル信号を再度シリアル変換した可変シリア
ル信号のパラレルデータをパラレル／シリアル変換して
ビット多重されたブロック多重信号を出力する構成とし
ているため、伝送速度を所望に設定して多重化処理を高
速で行い得ると共に、簡素な構成で取扱いが簡単な多重
化装置を具現できるようになる。
第１図は本発明の一実施例に係る多重化装置の基本構成
を示したブロック図，第２図は第１図に示す多重化装置
の各部における信号及びその処理の関係の具体例を示し
たタイミングチャート，第３図は従来の多重化装置の基
本構成を示したブロック図である。 1,2,24,25……符号変換回路、3,4……S/P変換回路、５
……ビット入替回路、6,7,8,28……P/S変換回路、9,23
……タイミング発生回路、10……f0クロック、11……f0
/2クロック、12……f0/｛２（３＋１）｝クロック、13,
14……3B1c符号、15−１〜15−4,16−１〜16−４……パ
ラレル信号、17−１〜17−4,18−１〜18−４……可変パ
ラレル信号、19,20……可変シリアル信号、21……3B1c
符号ブロック多重信号、26,27……速度変換回路、29…
…ビット順番入替部。
を示したブロック図，第２図は第１図に示す多重化装置
の各部における信号及びその処理の関係の具体例を示し
たタイミングチャート，第３図は従来の多重化装置の基
本構成を示したブロック図である。 1,2,24,25……符号変換回路、3,4……S/P変換回路、５
……ビット入替回路、6,7,8,28……P/S変換回路、9,23
……タイミング発生回路、10……f0クロック、11……f0
/2クロック、12……f0/｛２（３＋１）｝クロック、13,
14……3B1c符号、15−１〜15−4,16−１〜16−４……パ
ラレル信号、17−１〜17−4,18−１〜18−４……可変パ
ラレル信号、19,20……可変シリアル信号、21……3B1c
符号ブロック多重信号、26,27……速度変換回路、29…
…ビット順番入替部。
Claims (1)
- 【請求項１】多重数をm,多重後の伝送速度をf0（ビット
/s）及び伝送路符号長を（ｎ＋１）ビット［但し、ｍは
２以上,nは３以上の自然数とする］として、f0クロッ
ク,f0/mクロック，及びf0/｛ｍ（ｎ＋１）｝クロックを
発生するタイミング発生回路と、前記f0/mクロック及び
前記f0/｛ｍ（ｎ＋１）｝クロックに同期して符号変換
を行って符号長（ｎ＋１）ビットのｍ相の伝送路符号を
出力する複数の符号変換部と、前記f0/mクロック及び前
記f0/｛ｍ（ｎ＋１）｝クロックに同期して前記ｍ相の
伝送路符号について各相毎のビットの入替えと相間のビ
ットの入替えとを行ってｍ個のシリアルデータを出力す
るビット順番入替部と、前記ｍ個のシリアルデータから
成るパラレルデータを前記f0/mクロックに同期してパラ
レル／シリアル変換することでビットインターリーブ多
重した多重化データを該f0クロックに従って動作出力す
る第１のパラレル／シリアル変換回路とを備え、更に、
前記ビット順番入替部は、前記符号長（ｎ＋１）ビット
のｍ相の伝送路符号をシリアルデータとして入力し，該
シリアルデータを前記f0/mクロック及び前記f0/｛ｍ
（ｎ＋１）｝クロックに同期してシリアル／パラレル変
換してそれぞれ（ｎ＋１）ビットのパラレルデータを出
力するｍ個のシリアル／パラレル変換回路と、前記ｍ個
組分の前記パラレルデータにおける前記（ｎ＋１）ビッ
トに関するビット入替えを前記伝送路符号に従って行う
ことで前記パラレルデータの順番を入替えて可能パラレ
ルデータとして出力するビット入替回路と、前記可変パ
ラレルデータをそれぞれ前記f0/mクロック及び前記f0/
｛ｍ（ｎ＋１）｝クロックに同期してパラレル／シリア
ル変換して前記シリアルデータとして可変シリアルデー
タを出力するｍ個の第２のパラレル／シリアル変換回路
とから成り、前記第１のパラレル／シリアル変換回路
は、前記ｍ個の第２のパラレル／シリアル変換回路から
出力される前記f0/mクロックの速度の（ｎ＋１）ビット
の前記伝送路符号を前記f0クロックの速度の該（ｎ＋
１）ビットのバーストのｍ相の伝送路符号に速度変換し
て前記多重化データとして、前記可変シリアルデータに
基づいて１相目の１ビットから（ｎ＋１）ビットのデー
タ乃至ｍ相目の１ビットから（ｎ＋１）ビットのデータ
の順で多重化されたものを出力することを特徴とする多
重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1338661A JP2581240B2 (ja) | 1989-12-28 | 1989-12-28 | 多重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1338661A JP2581240B2 (ja) | 1989-12-28 | 1989-12-28 | 多重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201732A JPH03201732A (ja) | 1991-09-03 |
| JP2581240B2 true JP2581240B2 (ja) | 1997-02-12 |
Family
ID=18320270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1338661A Expired - Lifetime JP2581240B2 (ja) | 1989-12-28 | 1989-12-28 | 多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581240B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01122225A (ja) * | 1987-11-05 | 1989-05-15 | Nec Corp | 多重装置および分離装置 |
-
1989
- 1989-12-28 JP JP1338661A patent/JP2581240B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03201732A (ja) | 1991-09-03 |
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