JPH0758946B2 - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
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- JPH0758946B2 JPH0758946B2 JP4246489A JP4246489A JPH0758946B2 JP H0758946 B2 JPH0758946 B2 JP H0758946B2 JP 4246489 A JP4246489 A JP 4246489A JP 4246489 A JP4246489 A JP 4246489A JP H0758946 B2 JPH0758946 B2 JP H0758946B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル信号処理回路に関し、特にディジタ
ル無線通信回線において用いられるディジタル信号処理
回路に関する。
ル無線通信回線において用いられるディジタル信号処理
回路に関する。
マイクロ波帯等のディジタル無線通信回線においては、
ディジタル多重化端局装置から入力された非同期ｍ列の
バイポーラ信号を符号変換器でユニポーラ信号へ変換し
たのち、各列ごとに設けられた同期化回路で同期化を行
ない、無線区間の監視および制御に必要なフレーム同期
信号，監視制御信号，パリティチェック信号等の補助信
号を時分割で多重化して変調装置へ送っている。
ディジタル多重化端局装置から入力された非同期ｍ列の
バイポーラ信号を符号変換器でユニポーラ信号へ変換し
たのち、各列ごとに設けられた同期化回路で同期化を行
ない、無線区間の監視および制御に必要なフレーム同期
信号，監視制御信号，パリティチェック信号等の補助信
号を時分割で多重化して変調装置へ送っている。
変調装置は、その変調方式により、入力すべき多重化信
号の列数ｎが異る。例えば、変調方式が４相位相変調方
式であればｎ＝２であり、16値直交振幅変調方式であれ
ばｎ＝４である。この列数ｎが上記の列数ｍと異るとき
は、ｍ列の多重化信号をｎ列に列変換する。
号の列数ｎが異る。例えば、変調方式が４相位相変調方
式であればｎ＝２であり、16値直交振幅変調方式であれ
ばｎ＝４である。この列数ｎが上記の列数ｍと異るとき
は、ｍ列の多重化信号をｎ列に列変換する。
第２図（ａ）は、これら同期化，多重化及び列変換を行
う従来のディジタル信号処理回路の一例のブロック図、
第２図（ｂ）は第２図（ａ）に示す従来例の動作を説明
するためのタイムチャートである。
う従来のディジタル信号処理回路の一例のブロック図、
第２図（ｂ）は第２図（ａ）に示す従来例の動作を説明
するためのタイムチャートである。
第２図（ａ）に示す従来例はｍ＝3,n＝２の場合のもの
であり、以下説明する如く動作する。
であり、以下説明する如く動作する。
ディジタル多重化端局装置（図示せず）から入力し符号
変換器（図示せず）にてバイポーラからユニポーラに変
換された互いに非同期な情報信号101〜103は、各々同期
化回路６〜７へ入力する。同期化回路６〜８では、デュ
ーティ比50％のクロックパルス116及び同期化に必要な
各種タイミングパルスをタイミングパルス発生回路９か
ら入力することで非同期３列の情報信号101〜103を同期
化し、信号113〜115として出力する（第２図（ｂ）参
照）。これは従来より一般的によく知られている技術で
ある。
変換器（図示せず）にてバイポーラからユニポーラに変
換された互いに非同期な情報信号101〜103は、各々同期
化回路６〜７へ入力する。同期化回路６〜８では、デュ
ーティ比50％のクロックパルス116及び同期化に必要な
各種タイミングパルスをタイミングパルス発生回路９か
ら入力することで非同期３列の情報信号101〜103を同期
化し、信号113〜115として出力する（第２図（ｂ）参
照）。これは従来より一般的によく知られている技術で
ある。
同期化された３列の信号113〜115は、多重化回路10にお
いて、タイミングパルス発生回路９からの制御信号117
のもとに、各種補助信号と多重化される。なお、補助信
号を挿入して多重化するための空きスロットは同期化回
路６〜８で設けられる。多重化された３列の信号113〜1
15は、列変換回路11において３列から２列に列変換さ
れ、２列の多重化信号110,111と多重化信号110,111のク
ロックパルス112とが出力される。
いて、タイミングパルス発生回路９からの制御信号117
のもとに、各種補助信号と多重化される。なお、補助信
号を挿入して多重化するための空きスロットは同期化回
路６〜８で設けられる。多重化された３列の信号113〜1
15は、列変換回路11において３列から２列に列変換さ
れ、２列の多重化信号110,111と多重化信号110,111のク
ロックパルス112とが出力される。
上述した従来のディジタル信号処理回路は、同期多重化
操作と列変換の操作とを各々独立した回路で行なってお
り、回路規模が大きくなり、小型化，低価格化の点で不
利であるという問題がある。
操作と列変換の操作とを各々独立した回路で行なってお
り、回路規模が大きくなり、小型化，低価格化の点で不
利であるという問題がある。
本発明のディジタル信号処理回路は、ｍ（ｍは３以上の
自然数）列のディジタル情報信号を列間で同期化し、か
つ、補助信号を多重化するための空きスロットをそれぞ
れの列に設ける同期化回路と、この同期化回路の出力中
の前記空きスロットに前記補助信号を多重化しｎ（ｎは
２以上でありｍ未満の自然数）列に列変換する多重化回
路とを備えている。
自然数）列のディジタル情報信号を列間で同期化し、か
つ、補助信号を多重化するための空きスロットをそれぞ
れの列に設ける同期化回路と、この同期化回路の出力中
の前記空きスロットに前記補助信号を多重化しｎ（ｎは
２以上でありｍ未満の自然数）列に列変換する多重化回
路とを備えている。
次に、図面を参照して本発明について説明する。
第１図（ａ）は本発明の一実施例のブロック図、第１図
（ｂ）は第１図（ａ）に示す実施例の動作を説明するた
めのタイムチャートである。
（ｂ）は第１図（ａ）に示す実施例の動作を説明するた
めのタイムチャートである。
第１図に示す実施例は列変換が３列/2列の場合のもので
ある。
ある。
列変換後の多重化信号110,111の３ビット長相当の同期
化用メモリ容量を有する同期化回路１〜３は、同期化と
同時に３列/2列の列変換をも考慮した同期／多重化に必
要な各種タイミングパルス107〜109（第１図（ｂ）参
照）をタイミングパルス発生回路４から入力すること
で、互いに非同期な３列の情報信号101〜103を同期化
し、列変換を考慮した信号104〜106として出力する（第
１図（ｂ）参照）。なお、補助信号を挿入して多重化す
るための空きスロットも同期化と同時に設けられる。
化用メモリ容量を有する同期化回路１〜３は、同期化と
同時に３列/2列の列変換をも考慮した同期／多重化に必
要な各種タイミングパルス107〜109（第１図（ｂ）参
照）をタイミングパルス発生回路４から入力すること
で、互いに非同期な３列の情報信号101〜103を同期化
し、列変換を考慮した信号104〜106として出力する（第
１図（ｂ）参照）。なお、補助信号を挿入して多重化す
るための空きスロットも同期化と同時に設けられる。
同期化された３列の信号104〜106は、多重化回路５にお
いてタイミングパルス発生回路４からの制御信号118の
もとに、補助信号の多重化と同時に３列の信号を順次選
択して２列の信号に並びかえることにより、３列から２
列に列変換され、多重化信号110,111となる（第１図
（ｂ）参照）。多重化信号110,111及びこれらのクロッ
クパルス112は、変調装置の変調器（図示せず）へ送り
出される。
いてタイミングパルス発生回路４からの制御信号118の
もとに、補助信号の多重化と同時に３列の信号を順次選
択して２列の信号に並びかえることにより、３列から２
列に列変換され、多重化信号110,111となる（第１図
（ｂ）参照）。多重化信号110,111及びこれらのクロッ
クパルス112は、変調装置の変調器（図示せず）へ送り
出される。
以上詳細に説明したように、本発明のディジタル信号処
理回路によれば、従来必要としていた独立の列変換回路
を用いることなく列変換を多重化回路で実現可能であ
り、回路規模が小さくなって経済化が達成でき、又、小
型化にも有利になるという効果がある。
理回路によれば、従来必要としていた独立の列変換回路
を用いることなく列変換を多重化回路で実現可能であ
り、回路規模が小さくなって経済化が達成でき、又、小
型化にも有利になるという効果がある。
第１図（ａ）は本発明の一実施例のブロック図、第１図
（ｂ）は第１図（ａ）に示す実施例の動作を説明するた
めのタイムチャート、第２図（ａ）は従来のディジタル
信号処理回路の一例のブロック図、第２図（ｂ）は第２
図（ａ）に示す従来例の動作を説明するためのタイムチ
ャートである。 １〜３……同期化回路、４……タイミングパルス発生回
路、５……多重化回路。
（ｂ）は第１図（ａ）に示す実施例の動作を説明するた
めのタイムチャート、第２図（ａ）は従来のディジタル
信号処理回路の一例のブロック図、第２図（ｂ）は第２
図（ａ）に示す従来例の動作を説明するためのタイムチ
ャートである。 １〜３……同期化回路、４……タイミングパルス発生回
路、５……多重化回路。
フロントページの続き (72)発明者 橋本 修一 福島県福島市清水町字一本松１番地の１ 福島日本電気株式会社内 (72)発明者 中嶌 正博 東京都港区西新橋３丁目20番４号 日本電 気エンジニアリング株式会社内
Claims (1)
- 【請求項１】ｍ（ｍは３以上の自然数）列のディジタル
情報信号を列間で同期化し、かつ、補助信号を多重化す
るための空きスロットをそれぞれの列に設ける同期化回
路と、この同期化回路の出力中の前記空きスロットに前
記補助信号を多重化しｎ（ｎは２以上でありｍ未満の自
然数）列に列変換する多重化回路とを備えたことを特徴
とするディジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246489A JPH0758946B2 (ja) | 1989-02-21 | 1989-02-21 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246489A JPH0758946B2 (ja) | 1989-02-21 | 1989-02-21 | ディジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02220524A JPH02220524A (ja) | 1990-09-03 |
| JPH0758946B2 true JPH0758946B2 (ja) | 1995-06-21 |
Family
ID=12636793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246489A Expired - Fee Related JPH0758946B2 (ja) | 1989-02-21 | 1989-02-21 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758946B2 (ja) |
-
1989
- 1989-02-21 JP JP4246489A patent/JPH0758946B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02220524A (ja) | 1990-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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