JPH0697757B2 - 多重化方式 - Google Patents
多重化方式Info
- Publication number
- JPH0697757B2 JPH0697757B2 JP2042670A JP4267090A JPH0697757B2 JP H0697757 B2 JPH0697757 B2 JP H0697757B2 JP 2042670 A JP2042670 A JP 2042670A JP 4267090 A JP4267090 A JP 4267090A JP H0697757 B2 JPH0697757 B2 JP H0697757B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- pulse
- multiplexing
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
Description
本発明は多重化回路に関し、特にディジタル通信におい
て伝送路符号に変換された複数の信号を入力して，これ
ら入力信号を多重変換して多重信号とした後この多重信
号を変換前と同一の伝送路符号とす多重化方式に関す
る。
て伝送路符号に変換された複数の信号を入力して，これ
ら入力信号を多重変換して多重信号とした後この多重信
号を変換前と同一の伝送路符号とす多重化方式に関す
る。
ここで，従来のこの種の多重化回路について第３図及び
第４図を参照して説明する。 第３図では，多重数２の多重化回路が示され，ここで
は，伝送路符号nB1C,多重化前後の伝送速度をそれぞれf
0,zf0とする。 多重化回路36は速度変換回路37及び38,タイミング発生
回路39,ANDゲート40〜43,ORゲート44,及び遅延回路59及
び60を備えており，後述するように符号変換回路34及び
35からのデータを入力して２多重した後多重化データを
出力する。 第３図に示す多重化回路36において，タイミング発生回
路39は周波数f0のクロック47,周波数f0/（ｎ＋１）のブ
ロックパルス48（ｎは正整数），周波数2f0のクロック4
9（多重度に応じてkf0（ｋ＝２以上の整数）となる）周
期 の時間が“H"レベルで残りの の時間が“L"レベルである切替パルス50,及び切替パル
ス50を反転した切替パルス51を出力する。符号変換回路
34はクロック47及びブロックパルス48を受け，これらク
ロック47及びブロックパルス48に同期してデータ45を出
力する。データ45は遅延回路59でブロックパルス48と同
位相となる遅延量だけ遅延させられた後，データ61とし
て速度変換回路37に入力される。速度変換回路37にはク
ロック47,ブロックパルス48及びANDゲート40で2f0クロ
ック49と切替パルス50との積により生成されたクロック
52を入力して伝送速度f0のデータ61を伝送速度2f0のバ
ーストデータ54に変換して出力する。ANDゲート42はデ
ータ54と切替パルス50を入力して，歯抜けデータ56を出
力する。 同様にして符号変換回路35はクロック47,ブロックパル
ス48を入力して，これらに同期したデータ46出力するデ
ータ46は遅延回路60で、ブロックパルス48と同位相とな
るように遅延をさせられた後，データ62として速度変換
回路38に入力される。速度変換回路38はクロック47,ブ
ロックパルス48およびANDゲート41で2f0クロック49と切
替クロック51との積により生成された伝送速度f0のエー
タ62を伝送速度2f0のバーストデータ55に変換して出力
する。ANDゲート43はデータ55と切替パスル55と切替パ
スル51を入力して歯抜けデータ57を出力する。ORゲート
44は歯抜けのデータ56および57を入力してOR出力として
多重化データ58を出力する。
第４図を参照して説明する。 第３図では，多重数２の多重化回路が示され，ここで
は，伝送路符号nB1C,多重化前後の伝送速度をそれぞれf
0,zf0とする。 多重化回路36は速度変換回路37及び38,タイミング発生
回路39,ANDゲート40〜43,ORゲート44,及び遅延回路59及
び60を備えており，後述するように符号変換回路34及び
35からのデータを入力して２多重した後多重化データを
出力する。 第３図に示す多重化回路36において，タイミング発生回
路39は周波数f0のクロック47,周波数f0/（ｎ＋１）のブ
ロックパルス48（ｎは正整数），周波数2f0のクロック4
9（多重度に応じてkf0（ｋ＝２以上の整数）となる）周
期 の時間が“H"レベルで残りの の時間が“L"レベルである切替パルス50,及び切替パル
ス50を反転した切替パルス51を出力する。符号変換回路
34はクロック47及びブロックパルス48を受け，これらク
ロック47及びブロックパルス48に同期してデータ45を出
力する。データ45は遅延回路59でブロックパルス48と同
位相となる遅延量だけ遅延させられた後，データ61とし
て速度変換回路37に入力される。速度変換回路37にはク
ロック47,ブロックパルス48及びANDゲート40で2f0クロ
ック49と切替パルス50との積により生成されたクロック
52を入力して伝送速度f0のデータ61を伝送速度2f0のバ
ーストデータ54に変換して出力する。ANDゲート42はデ
ータ54と切替パルス50を入力して，歯抜けデータ56を出
力する。 同様にして符号変換回路35はクロック47,ブロックパル
ス48を入力して，これらに同期したデータ46出力するデ
ータ46は遅延回路60で、ブロックパルス48と同位相とな
るように遅延をさせられた後，データ62として速度変換
回路38に入力される。速度変換回路38はクロック47,ブ
ロックパルス48およびANDゲート41で2f0クロック49と切
替クロック51との積により生成された伝送速度f0のエー
タ62を伝送速度2f0のバーストデータ55に変換して出力
する。ANDゲート43はデータ55と切替パスル55と切替パ
スル51を入力して歯抜けデータ57を出力する。ORゲート
44は歯抜けのデータ56および57を入力してOR出力として
多重化データ58を出力する。
ところで，上述した多重化回路では，符号変換回路34及
び35と多重化回路36間の接続長による遅延；符号変換回
路34及び35内部の遅延による影響を防ぐため，遅延回路
59及び60を備えて，これら遅延回路59及び60でデータ45
及び46を所定遅延量遅らせてブロックパルス48の同期し
たデータ61及び62を速度変換回路37及び38に与える必要
があり，遅延回路59及び60の遅延量の設定が極めて困難
である。従って，データ61及び62をブロックパルス48に
同期させることが難かしいという問題点がある。 本発明の目的はデータのブロックパルスへの同期が極め
て容易である多重化回路を提供することにある。
び35と多重化回路36間の接続長による遅延；符号変換回
路34及び35内部の遅延による影響を防ぐため，遅延回路
59及び60を備えて，これら遅延回路59及び60でデータ45
及び46を所定遅延量遅らせてブロックパルス48の同期し
たデータ61及び62を速度変換回路37及び38に与える必要
があり，遅延回路59及び60の遅延量の設定が極めて困難
である。従って，データ61及び62をブロックパルス48に
同期させることが難かしいという問題点がある。 本発明の目的はデータのブロックパルスへの同期が極め
て容易である多重化回路を提供することにある。
本発明によれば，予め定められた第１のクロックに同期
して第１のブロックパルスで規定される伝送符号長の伝
送路信号を出力する複数の符号変換回路と，該伝送路信
号を受けそれぞれ異なるタイミングで速度変換して多重
化回路とを有する多重化方式において，前記符号変換回
路には前記伝送路信号に同期した第２のブロックパルス
と前記第１のクロックに同期した第２のクロックとを生
成する生成手段が備えられ，前記多重化回路には前記第
２のクロック及び第２のブロックパルスに基づいて前記
伝送路信号が書き込まれ，前記第１のクロック及び前記
第１のブロックパスルに基づいて前記伝送路信号が読み
出される記憶手段が備えられており，前記記憶手段から
読み出された伝送路信号を速度変換するようにしたこと
を特徴とする多重化方式が得られた。さらに，前記多重
化回路には前記第１のクロック及び前記第１のブロック
パルスを生成するパルス生成手段が備えられている。
して第１のブロックパルスで規定される伝送符号長の伝
送路信号を出力する複数の符号変換回路と，該伝送路信
号を受けそれぞれ異なるタイミングで速度変換して多重
化回路とを有する多重化方式において，前記符号変換回
路には前記伝送路信号に同期した第２のブロックパルス
と前記第１のクロックに同期した第２のクロックとを生
成する生成手段が備えられ，前記多重化回路には前記第
２のクロック及び第２のブロックパルスに基づいて前記
伝送路信号が書き込まれ，前記第１のクロック及び前記
第１のブロックパスルに基づいて前記伝送路信号が読み
出される記憶手段が備えられており，前記記憶手段から
読み出された伝送路信号を速度変換するようにしたこと
を特徴とする多重化方式が得られた。さらに，前記多重
化回路には前記第１のクロック及び前記第１のブロック
パルスを生成するパルス生成手段が備えられている。
次に本発明について実施例によって説明する。 第１図及び第２図を参照して，本発明による多重化回路
３はエラスティックストア４及び5,速度変換回路６及び
7,タイミング発生回路8,ANDゲート９〜12,ORゲート13を
備えており，符号変換回路１及び２のデータを入力して
２多重した後、多重化データを出力する。 タイミング発生回路８は周波数f0クロック16,周波数f0/
n＋１のブロックパルス17,周波数2f0クロック24,周期が の時間“H"レベルで残りの の時間“L"レベルである切替パルス25,及び切替パルス2
5を反転した切替パルス26を出力する。 符号変換回路１はクロック16,ブロックパルス17を入力
してこれらに同期したデータ14と周波数f0のクロック18
及びブロックパルス19とを出力する。データ14はクロッ
ク18及びブロックパルス19を用いてエラスティックスト
ア４に書き込まれる。そして，エラスティックストア４
に書き込まれたデータはクロック16及びブロックパルス
17により読み出される。この結果，ブロックパルス17に
同期したデータ22が読み出されることになる。速度変換
回路６はデータ22を受け，クロック16,ブロックパルス1
7,およびANDゲート９で2f0クロック24と切替パルス25を
の積によって生成されたクロック27を入力して伝送速度
f0のデータ22を伝送速度を2f0のバーストデータ29に速
度変換して出力する。ANDゲート11はデータ29と切替パ
ルス25を入力してバーストデータ31を出力する。 同様にして符号変換回路２は，クロック16,ブロックパ
ルス17を入力してこれらに同期したデータ15とクロック
21及びブロックパルス22とを出力する。このデータ15は
クロック21及びブロックパルス22を用いてエラスティッ
クストア５に書き込まれる。そして，エラスティックス
トア５に書き込まれたデータはクロック16及びブロック
パルス17により読み出される。この結果、ブロックパル
ス17に同期したデータ23が読み出されることになる。 速度変換回路７はデータ23を受け，クロック16,ブロッ
クパルス17及びANDゲート10で2f0クロック24と切替パル
ス26との積によって生成されたクロック28を入力して、
伝送速度f0のデータ23を伝送速度2f0のバーストデータ3
0に速度変換して出力する。ANDゲート12はデータ30と切
替パルス26を入力してバーストデータ32を出力する。 ORゲート13はバーストデータ31および32を入力してOR出
力として多重化データ33を出力する。 以上２多重の場合について説明したが３多重以上の場合
についても同様にエラスティックストアを多重度に応じ
て増せばよいことは容易に理解できよう。
３はエラスティックストア４及び5,速度変換回路６及び
7,タイミング発生回路8,ANDゲート９〜12,ORゲート13を
備えており，符号変換回路１及び２のデータを入力して
２多重した後、多重化データを出力する。 タイミング発生回路８は周波数f0クロック16,周波数f0/
n＋１のブロックパルス17,周波数2f0クロック24,周期が の時間“H"レベルで残りの の時間“L"レベルである切替パルス25,及び切替パルス2
5を反転した切替パルス26を出力する。 符号変換回路１はクロック16,ブロックパルス17を入力
してこれらに同期したデータ14と周波数f0のクロック18
及びブロックパルス19とを出力する。データ14はクロッ
ク18及びブロックパルス19を用いてエラスティックスト
ア４に書き込まれる。そして，エラスティックストア４
に書き込まれたデータはクロック16及びブロックパルス
17により読み出される。この結果，ブロックパルス17に
同期したデータ22が読み出されることになる。速度変換
回路６はデータ22を受け，クロック16,ブロックパルス1
7,およびANDゲート９で2f0クロック24と切替パルス25を
の積によって生成されたクロック27を入力して伝送速度
f0のデータ22を伝送速度を2f0のバーストデータ29に速
度変換して出力する。ANDゲート11はデータ29と切替パ
ルス25を入力してバーストデータ31を出力する。 同様にして符号変換回路２は，クロック16,ブロックパ
ルス17を入力してこれらに同期したデータ15とクロック
21及びブロックパルス22とを出力する。このデータ15は
クロック21及びブロックパルス22を用いてエラスティッ
クストア５に書き込まれる。そして，エラスティックス
トア５に書き込まれたデータはクロック16及びブロック
パルス17により読み出される。この結果、ブロックパル
ス17に同期したデータ23が読み出されることになる。 速度変換回路７はデータ23を受け，クロック16,ブロッ
クパルス17及びANDゲート10で2f0クロック24と切替パル
ス26との積によって生成されたクロック28を入力して、
伝送速度f0のデータ23を伝送速度2f0のバーストデータ3
0に速度変換して出力する。ANDゲート12はデータ30と切
替パルス26を入力してバーストデータ32を出力する。 ORゲート13はバーストデータ31および32を入力してOR出
力として多重化データ33を出力する。 以上２多重の場合について説明したが３多重以上の場合
についても同様にエラスティックストアを多重度に応じ
て増せばよいことは容易に理解できよう。
以上，説明したように本発明ではエラスティックストア
を設けて符号変換回路からの出力データを符号変換回路
から出力されるクロック，ブロックパルスを用いてエラ
スティックストアに一旦書き込んだ後，他のクロック，
ブロックパルスを用いて読み出すようにしたから、遅延
回路を備える必要がなく，遅延時間の調節を行う必要が
ない。
を設けて符号変換回路からの出力データを符号変換回路
から出力されるクロック，ブロックパルスを用いてエラ
スティックストアに一旦書き込んだ後，他のクロック，
ブロックパルスを用いて読み出すようにしたから、遅延
回路を備える必要がなく，遅延時間の調節を行う必要が
ない。
第１図は本発明による多重化回路の一実施例を示すブロ
ック図，第２図は第１図に示す多重化回路の動作を説明
するためのタイムチャート，第３図は従来の多重化回路
を示すブロック図，第４図は第３図に示す多重化回路の
動作を説明するためのタイムチャートである。 1,2……符号変換回路,3……多重化回路,4,5……エラス
ティックストア,6,7……速度変換回路,8……タイミング
発生回路,9,10,11,12……ANDゲート,13……ORゲート,1
4,15……データ,16……クロック,17……ブロックパル
ス,18……クロック,19……ブロックパルス,20……クロ
ック,21……ブロックパルス,22,23……データ,24……2f
0クロック,25,26……切替パルス,27,28……クロック,2
9,30,31,32……データ,33……多重化データ,34,35……
符号変換回路,37,38……速度変換回路,39……タイミン
グ発生回路,40,41,42,43……ANDゲート,44……ORゲー
ト,45,46……データ,47……クロック,48……ブロックパ
ルス,49……2f0クロック,50,51……切替パルス,52,53…
…クロック,54,55,56,57……データ,58……多重化デー
タ,59,60……遅延回路。
ック図，第２図は第１図に示す多重化回路の動作を説明
するためのタイムチャート，第３図は従来の多重化回路
を示すブロック図，第４図は第３図に示す多重化回路の
動作を説明するためのタイムチャートである。 1,2……符号変換回路,3……多重化回路,4,5……エラス
ティックストア,6,7……速度変換回路,8……タイミング
発生回路,9,10,11,12……ANDゲート,13……ORゲート,1
4,15……データ,16……クロック,17……ブロックパル
ス,18……クロック,19……ブロックパルス,20……クロ
ック,21……ブロックパルス,22,23……データ,24……2f
0クロック,25,26……切替パルス,27,28……クロック,2
9,30,31,32……データ,33……多重化データ,34,35……
符号変換回路,37,38……速度変換回路,39……タイミン
グ発生回路,40,41,42,43……ANDゲート,44……ORゲー
ト,45,46……データ,47……クロック,48……ブロックパ
ルス,49……2f0クロック,50,51……切替パルス,52,53…
…クロック,54,55,56,57……データ,58……多重化デー
タ,59,60……遅延回路。
Claims (2)
- 【請求項１】予め定められた第１のクロックに同期して
第１のブロックパルスで規定される伝送符号長の伝送路
信号を出力する複数の符号変換回路と，該伝送路信号を
受けそれぞれ異なるタイミングで速度変換する多重化回
路とを有する多重化方式において，前記符号変換回路に
は前記伝送路信号に同期した第２のブロックパルスと前
記第１のクロックに同期した第２のクロックとを生成す
る生成手段が備えられ，前記多重化回路には前記第２の
クロック及び第２のブロックパルスに基づいて前記伝送
路信号が書き込まれ，前記第１のクロック及び前記第１
のブロックパスルに基づいて前記伝送路信号が読み出さ
れる記憶手段が備えられており，前記記憶手段から読み
出された伝送路信号を速度変換するようにしたことを特
徴とする多重化方式。 - 【請求項２】特許請求の範囲第１項に記載された多重化
方式において，前記多重化回路には前記第１のクロック
及び前記第１のブロックパルスを生成するパルス生成手
段が備えられていることを特徴とする多重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042670A JPH0697757B2 (ja) | 1990-02-26 | 1990-02-26 | 多重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042670A JPH0697757B2 (ja) | 1990-02-26 | 1990-02-26 | 多重化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03247038A JPH03247038A (ja) | 1991-11-05 |
| JPH0697757B2 true JPH0697757B2 (ja) | 1994-11-30 |
Family
ID=12642461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2042670A Expired - Lifetime JPH0697757B2 (ja) | 1990-02-26 | 1990-02-26 | 多重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697757B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466014A (en) * | 1977-11-07 | 1979-05-28 | Nippon Telegr & Teleph Corp <Ntt> | Multiple converter |
| JPH0197033A (ja) * | 1987-10-09 | 1989-04-14 | Toshiba Corp | ディジタル多重変換装置 |
-
1990
- 1990-02-26 JP JP2042670A patent/JPH0697757B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03247038A (ja) | 1991-11-05 |
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