KR950022352A - 클럭의 위상차 정렬을 위한 비트동기 회로 - Google Patents

클럭의 위상차 정렬을 위한 비트동기 회로 Download PDF

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KR950022352A
KR950022352A KR1019930026133A KR930026133A KR950022352A KR 950022352 A KR950022352 A KR 950022352A KR 1019930026133 A KR1019930026133 A KR 1019930026133A KR 930026133 A KR930026133 A KR 930026133A KR 950022352 A KR950022352 A KR 950022352A
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이형섭
박승현
유강희
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양승택
재단법인 한국전자통신연구소
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    • G11C7/1087—Data input latches

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Abstract

본 발명은 신호지연에 따른 입력클럭과 시스템의 기준클럭 사이에서 발생하는 클럭의 위상차 정렬을 위한 비트 동기 회로에 있어서, 입력클럭과 직렬 데이타 입력받아 직렬데이타인 입력 데이타를 병렬변환하고 입력클럭으로 래치하는 직/병렬 변환부(101), 입력클럭과 기준클럭을 받아들여 제어신호를 출력하는 기준클럭 타이밍 발생부(104), 상기 직/병렬 변환부(101)의 래치된 병렬데이타와 기준클럭 타이밍 발생부(104)의 제어신호를 입력받아 래치된 병렬데이타를 제어신호로 래치시켜 기준클럭에 동기 시키는 래치부(102), 상기 래치부(102)로부터 래치된 병렬데이타와 기준클럭을 입력받아 래치된 병렬데이타를 기준클럭에 의하여 다시 직렬로 변환하는 병/직렬변환부(103)를 포함하여 구성되는 것을 특징으로 하는 클럭의 위상차 정렬을 위한 비트동기 회로에 관한 것으로, 입력클럭과 기준클럭 사이에 발생하는 클럭들간의 위상차를 정렬하기 위하여 입력되는 데이타를 4개의 병렬 신호로 변환하여 데이타의 전송속도를 낮추어줌으로써 고속의 전송데이타를 비트동기 시킬수 있으며, 병렬변환한 만큼의 지터진폭을 흡수할 수 있다. 또한, 본 발명은 적용할 경우 하드웨어의 구성이 간단하고 경제적인면에서 커다란 효과를 볼 수 있다.

Description

클럭의 위상차 정렬을 위한 비트동기 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명 회로에 대한 전체적인 블럭 구성도.
제2도는 본 발명의 상세 회로도.

Claims (5)

  1. 신호지연에 다른 입력클럭과 시스템의 기준클럭 사이에서 발생하는 클럭의 위상차 정렬을 위한 비트동기회로에 있어서, 입력클럭과 직렬 데이타 입력받아 직렬데이타인 입력 데이타를 병렬변환하고 입력클럭으로 래치하는 직/병렬 변환부(101), 입력클럭과 기준클럭을 받아들여 제어신호를 출력하는 기준클럭 타이밍 발생부(104), 상기 직/병렬 변환부(101)의 래치된 병렬 데이타와 기준클럭 타이밍 발생부(104)의 제어신호를 입력받아 래치된 병렬 데이타를 제어신호로 래치시켜 기준클럭에 동기시키는 래치부(102), 상기 래치부(102)로부터 래치된 병렬 데이타와 기준클럭을 입력받아 래치된 병렬 데이타를 기준클럭에 의하여 다시 직렬로 변환하는 병/직렬 변환부(103)를 포함하여 구성되는 것을 특징으로 하는 클럭의 위상차 정렬을 위한 비트동기 회로.
  2. 제1항에 있어서, 상기 래치부(102)는 입력클럭의 제어신호를 받는 제1래치부(203)와 기준클럭의 제어신호를 받는 제2래치부(207)로 구성되는 것을 특징으로 하는 클럭의 위상차 정렬을 위한 비트동기 회로.
  3. 제1항 또는 제2항에 있어서, 상기 기준클럭 타이밍 발생부(104)는 입력클럭을 받아 병렬화된 데이타를 소정주기 마다 래치하기 위한 제어클럭을 상기 제1래치부(203)로 출력하는 제1카운터(202)와, 기준클럭을 받아 입력되는 클럭과 같은 타이밍을 갖게 해주는 제어클럭을 상기 제2래치부(207)로 출력하는 제2카운터(206)로 구성되는 것을 특징으로 하는 클럭의 위상차 정렬을 위한 비트동기 회로.
  4. 제3항에 있어서, 상기 입력클럭 및 기준클럭 각각의 제1 및 제2카운터(202,206)는 동일 리셋신호를 받는 것을 특징으로 하는 클럭의 위상차 정렬을 위한 비트동기 회로.
  5. 제3항에 있어서, 상기 제1 및 제2카운터(202,206)는 각각 4진 카운터인 것을 특징으로 하는 클럭의 위상차 정렬을 위한 비트동기 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930026133A 1993-12-01 1993-12-01 클럭의 위상차 정렬을 위한 비트동기 회로 KR950010918B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100292773B1 (ko) * 1997-12-10 2001-06-15 아끼쿠사 나오유끼 래치회로,데이터출력회로및이것을구비한반도체장치
KR20210005907A (ko) * 2018-07-27 2021-01-15 쟈인 에레쿠토로닉스 가부시키가이샤 복수 레인·시리얼라이저 장치

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KR20210005907A (ko) * 2018-07-27 2021-01-15 쟈인 에레쿠토로닉스 가부시키가이샤 복수 레인·시리얼라이저 장치

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