KR20210005907A - 복수 레인·시리얼라이저 장치 - Google Patents

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Abstract

복수 레인·시리얼라이저 장치 (1) 는, 복수의 시리얼라이저 회로 (101 ∼ 10N) 및 제어부 (20) 를 구비한다. 각 시리얼라이저 회로의 위상차 검출부는, 로드 신호와 제 1 클록 사이의 위상차를 검출하고, 그 검출한 위상차가 이상인 경우에 이상 검지 신호를 제어부 (20) 에 출력한다. 제어부 (20) 는, 어느 시리얼라이저 회로로부터 이상 검지 신호를 수취하면, 모든 시리얼라이저 회로에 일괄 리셋 지시 신호를 보낸다. 그리고, 모든 시리얼라이저 회로에 있어서, 리셋 신호 생성부는, 제어부 (20) 로부터 출력된 일괄 리셋 지시 신호를 수취하면, 리셋 지시 신호를 로드 신호 생성부에 부여하고, 로드 신호 생성부에 있어서의 로드 신호 생성 동작을 리셋시킨다.

Description

복수 레인·시리얼라이저 장치
본 발명은, 복수 레인의 시리얼라이저 회로를 구비하는 복수 레인·시리얼라이저 장치에 관한 것이다.
시리얼라이저 회로는, 제 1 클록에 동기하여 입력되는 패럴렐 데이터를 시리얼라이즈하고, 당해 시리얼 데이터를 제 2 클록에 동기하여 출력한다. 시리얼라이저 회로는, 제 1 클록과 같은 주기의 로드 신호가 지시하는 타이밍에 패럴렐 데이터를 래치하고, 그 래치한 데이터를 제 2 클록에 동기하여 시리얼 데이터로서 출력한다. 제 2 클록의 주기는 제 1 클록의 주기보다 짧다. 로드 신호는, 제 1 클록과 같은 주기이고, 제 2 클록에 기초하여 생성된다 (특허문헌 1 참조).
시리얼라이저 회로에 있어서, 패럴렐 데이터를 확실하게 래치할 수 있도록, 래치 동작시의 셋업·타임 및 홀드·타임 각각의 마진에 따라 제 1 클록과 로드 신호 사이의 위상차는 적정 범위 내로 설정되는 것이 중요하다.
노이즈로 인한 오동작이나 온도 변화에 따라 제 1 클록과 로드 신호 사이의 위상차가 적정 범위에서 벗어나면, 시리얼라이저 회로로부터 출력되는 시리얼 데이터에 에러가 발생한다. 시리얼라이저 회로로부터 출력되는 시리얼 데이터를 수신하는 수신 장치에 의해 그 수신한 데이터의 비트 에러 레이트가 큰 것이 검출되면, 그 취지가 수신 장치로부터 송신측의 시리얼라이저 회로에 통지된다. 그리고, 그 통지를 받은 시리얼라이저 회로에 있어서, 제 1 클록과 로드 신호 사이의 위상차가 적정 범위 내로 회복되도록 로드 신호 생성 동작이 리셋된다.
그러나, 비트 에러 레이트가 크다는 취지를 수신 장치로부터 송신측의 시리얼라이저 회로에 통지하는 시스템 구성은, 쌍방향 통신을 전제로 하는 것이고, 또한, 수신측으로부터 송신측의 시리얼라이저 회로에 대한 통신이 고속인 것을 전제로 하는 것이다.
수신측으로부터 송신측에 대한 통신선이 존재하지 않는 경우에는, 비트 에러 레이트가 크다는 취지를 수신 장치로부터 송신측의 시리얼라이저 회로에 통지할 수 없고, 시리얼라이저 회로에 있어서 제 1 클록과 로드 신호 사이의 위상차를 적정 범위 내로 회복시킬 수 없다.
수신측으로부터 송신측에 대한 통신선이 존재하고 있어도 그 통신선이 간이한 것으로 저속인 경우에는, 비트 에러 레이트가 크다는 취지를 수신 장치로부터 송신측의 시리얼라이저 회로에 통지하는 데에 장시간을 필요로 하고, 시리얼라이저 회로에 있어서 제 1 클록과 로드 신호 사이의 위상차를 적정 범위 내로 회복시킬 때까지 장시간을 필요로 하므로, 장시간에 걸쳐 비트 에러 레이트가 큰 상태가 계속되게 된다.
이와 같은 문제를 해소하는 것을 의도한 발명이 특허문헌 2, 3 에 개시되어 있다. 이들 문헌에 기재된 시리얼라이저 회로는, 제 1 클록과 로드 신호 사이의 위상차를 검출하고, 그 검출한 위상차가 적정 범위에서 벗어나 있는 경우에, 로드 신호를 생성하는 로드 신호 생성부의 동작을 리셋하거나 또는 일시 정지시킨다. 이와 같이 함으로써, 시리얼라이저 회로는, 제 1 클록과 로드 신호 사이의 위상차를 적정 범위 내로 회복시킬 수 있고, 간이한 구성으로 조기에 비트 에러 레이트를 저감시킬 수 있다.
미국 특허 제7746251호 명세서 일본 공개특허공보 2017-123607호 일본 공개특허공보 평6-244739호
그러나, 본 발명자의 지견에 의하면, 복수 레인의 시리얼라이저 회로를 구비하는 복수 레인·시리얼라이저 장치에 있어서, 각 시리얼라이저 회로를 특허문헌 2, 3 에 개시된 발명의 구성으로 하면, 다음과 같은 문제가 발생하는 경우가 있다. 즉, 레인 사이 스큐에 의해 각 시리얼라이저 회로에 대한 제 1 클록의 입력 타이밍이 서로 약간 다르다. 따라서, 각 시리얼라이저 회로에 있어서 개개로 필요시에 로드 신호 생성 동작의 리셋 또는 일시 정지를 실시하면, 복수 레인의 시리얼라이저 회로 사이에서 시리얼 데이터의 출력 타이밍이 크게 달라져 버리는 경우가 있다. 그 결과, 복수 레인의 시리얼라이저 회로 각각으로부터 출력되는 시리얼 데이터의 사이에서 Inter Pair Skew (IPS) 에 대한 요구 사양이 충족되지 않는 경우가 있다. IPS 는, 복수 레인의 시리얼라이저 회로 사이의 시리얼 데이터의 출력 타이밍의 차이를 시리얼 데이터의 비트 수로 나타낸 것이다.
복수 레인의 시리얼라이저 회로 사이에서 IPS 가 있는 경우에도, FIFO (First-In First-Out) 메모리를 사용함으로써, IPS 의 문제에 대처할 수 있다. 그러나, 고속화에 따라 대용량의 FIFO 가 필요해지게 되어서, FIFO 의 소비 전력이 증대하고, FIFO 의 레이아웃 면적이 커지고, 또한 FIFO 에 의한 지연이 커진다. 따라서, 복수 레인의 시리얼라이저 회로 사이의 IPS 를 작게 하는 것이 요망된다.
본 발명은, 상기 문제점을 해소하기 위해서 이루어진 것으로, 각 시리얼라이저 회로에 있어서 간이한 구성으로 조기에 비트 에러 레이트를 저감시킬 수 있음과 함께, 복수 레인의 시리얼라이저 회로 사이의 IPS 를 작게 할 수 있는 복수 레인·시리얼라이저 장치를 제공하는 것을 목적으로 한다.
본 발명의 복수 레인·시리얼라이저 장치는, (1) 각각 제 1 클록에 동기하여 입력되는 패럴렐 데이터를 시리얼라이즈하고, 당해 시리얼 데이터를 제 2 클록에 동기하여 출력하는 복수의 시리얼라이저 회로와, (2) 복수의 시리얼라이저 회로의 동작을 제어하는 제어부를 구비한다. 복수의 시리얼라이저 회로 각각은, (a) 제 1 클록과 같은 주기의 로드 신호가 지시하는 타이밍에 패럴렐 데이터를 래치하고, 그 래치한 데이터를 제 2 클록에 동기하여 시리얼 데이터로서 출력하는 변환부와, (b) 제 2 클록에 기초하여 로드 신호를 생성하고, 리셋 지시 신호를 받아서 로드 신호 생성 동작을 리셋하는 로드 신호 생성부와, (c) 로드 신호와 제 1 클록 사이의 위상차를 검출하고, 그 검출한 위상차가 이상인 경우에 이상 검지 신호를 제어부에 출력하는 위상차 검출부와, (d) 제어부로부터 출력된 일괄 리셋 지시 신호를 수취하면, 리셋 지시 신호를 생성하여 로드 신호 생성부에 부여하는 리셋 신호 생성부를 포함한다. 제어부는, 복수의 시리얼라이저 회로 중 어느 시리얼라이저 회로의 위상차 검출부로부터 이상 검지 신호를 수취하면, 복수의 시리얼라이저 회로 각각의 리셋 신호 생성부에 대하여 일괄 리셋 지시 신호를 부여한다.
본 발명에서, 복수의 시리얼라이저 회로 각각은, (e) 입력되는 패럴렐 데이터를, 제 1 클록이 지시하는 타이밍에 래치하는 래치부를 추가로 포함하는 것이 바람직하다. 이 경우, 복수의 시리얼라이저 회로 각각에 있어서, 변환부는, 래치부에 의해 래치되어 출력되는 패럴렐 데이터를, 로드 신호가 지시하는 타이밍에 래치한다.
복수의 시리얼라이저 회로 각각은, (f) 입력되는 패럴렐 데이터를, 제 1 클록이 지시하는 타이밍에 래치하는 제 1 래치부와, (g) 제 1 래치부에 의해 래치되어 출력되는 패럴렐 데이터를, 제 1 클록과 같은 주기의 제 3 클록이 지시하는 타이밍에 래치하는 제 2 래치부를 추가로 포함하는 것이 바람직하다. 이 경우, 복수의 시리얼라이저 회로 각각에 있어서, 변환부는, 제 2 래치부에 의해 래치되어 출력되는 패럴렐 데이터를, 로드 신호가 지시하는 타이밍에 래치한다.
본 발명에 의하면, 각 시리얼라이저 회로에 있어서 간이한 구성으로 조기에 비트 에러 레이트를 저감시킬 수 있음과 함께, 복수 레인의 시리얼라이저 회로 사이의 IPS 를 작게 할 수 있다.
도 1 은, 복수 레인·시리얼라이저 장치 (1) 의 구성을 나타내는 도면이다.
도 2 는, 시리얼라이저 회로의 구성예를 나타내는 도면이다.
도 3 은, 시리얼라이저 회로의 구성예를 나타내는 도면이다.
도 4 는, 시리얼라이저 회로의 동작을 설명하는 타이밍 차트이다.
도 5 는, 시리얼라이저 회로의 동작을 설명하는 타이밍 차트이다.
도 6 은, 복수 레인의 시리얼라이저 회로를 구비하는 복수 레인·시리얼라이저 장치의 동작의 문제를 설명하는 타이밍 차트이다.
이하, 첨부 도면을 참조하여, 본 발명을 실시하기 위한 형태를 상세하게 설명한다. 또, 도면의 설명에 있어서 동일한 요소에는 동일한 부호를 붙여, 중복되는 설명을 생략한다. 본 발명은, 이들 예시에 한정되는 것이 아니라, 특허 청구 범위에 의해 개시되고, 특허 청구 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
도 1 은, 복수 레인·시리얼라이저 장치 (1) 의 구성을 나타내는 도면이다. 복수 레인·시리얼라이저 장치 (1) 는, 복수의 시리얼라이저 회로 (101 ∼ 10N) 및 제어부 (20) 를 구비한다. 각 시리얼라이저 회로 (10n) 는, 제 1 클록 (CLK1) 에 동기하여 입력되는 패럴렐 데이터 (Par_Data) 를 시리얼라이즈하고, 당해 시리얼 데이터 (Ser_Data) 를 제 2 클록 (CLK2) 에 동기하여 출력한다. N 은 2 이상의 정수이고, n 은 1 이상 N 이하의 각 정수이다. 각 시리얼라이저 회로 (10n) 는, 이상 검지 신호를 제어부 (20) 에 보낼 수 있다. 제어부 (20) 는, N 개의 시리얼라이저 회로 (101 ∼ 10N) 중 어느 시리얼라이저 회로로부터 이상 검지 신호를 수취하면, N 개의 시리얼라이저 회로 (101 ∼ 10N) 각각에 일괄 리셋 지시 신호를 보낸다.
도 1 에는, 제 1 시리얼라이저 회로 (1st serializer) (101), 제 2 시리얼라이저 회로 (2nd serializer) (102), 제 N 시리얼라이저 회로 (Nth serializer) (10N), 제어부 (controller) (20) 가 도시되어 있다. 어느 시리얼라이저로부터 이상 검지 신호가 출력된 경우, 이상 검지 신호는 제어부 (20) 에 입력된다. 제어부 (20) 는, 이상 검지 신호가 입력되면, 각 시리얼라이저에, 일괄 리셋 지시 신호를 송신한다. 일괄 리셋 지시 신호의 수신에 의해 시리얼라이저 회로 (101 ∼ 10N) 는 리셋된다.
각각의 시리얼라이저 회로 (101 ∼ 10N) 는, 패럴렐 데이터 (Par_Data) 가 입력되는 복수의 입력 단자와, 시리얼 데이터 (Ser_Data) 를 출력하는 1 개의 출력 단자를 구비하고 있다. 제 1 시리얼라이저 회로 (101) 는, 패럴렐 데이터 (Par_Data) 를 시리얼 데이터 (Ser_Data) 로 변환한다.
도 2 는, 시리얼라이저 회로의 구성예를 나타내는 도면이다. 이 도면에 나타낸 시리얼라이저 회로 (10A) 는, 도 1 중의 각 시리얼라이저 회로 (10n) 로서 사용되는 것이다. 시리얼라이저 회로 (10A) 는, 제 1 클록 (CLK1) 에 동기하여 입력되는 패럴렐 데이터 (Par_Data) 를 시리얼라이즈하고, 당해 시리얼 데이터 (Ser_Data) 를 제 2 클록 (CLK2) 에 동기하여 출력한다. 제 2 클록 (CLK2) 의 주기는 제 1 클록 (CLK1) 의 주기보다 짧다. 시리얼라이저 회로 (10A) 는, 래치부 (11) (latch circuit), 변환부 (converter) (14), 로드 신호 생성부 (load signal generator) (15a), 위상차 검출부 (phase difference detector) (16) 및 리셋 신호 생성부 (reset signal generator) (17) 를 포함한다.
래치부 (11) 는, 입력되는 패럴렐 데이터 (Par_Data) 를, 제 1 클록 (CLK1) 이 지시하는 타이밍에 래치한다. 래치부 (11) 는, 예를 들어 패럴렐 데이터 (Par_Data) 의 비트 수 또는 그 이상의 개수의 플립 플롭이 병렬적으로 배치된 구성으로 할 수 있다. 래치부 (11) 는, 패럴렐 데이터 (Par_Data) 가 입력되는 복수의 입력 단자와, 유지된 패럴렐 데이터 (Par_Data) 의 값을 출력하는 복수의 출력 단자를 구비하고 있다.
변환부 (14) 는, 패럴렐 데이터를 시리얼 데이터로 변환한다. 변환부 (14) 는, 래치부 (11) 에 의해 래치되어 출력되는 패럴렐 데이터를, 로드 신호 (Load) 가 지시하는 타이밍에 래치하고, 그 래치한 데이터를 제 2 클록 (CLK2) 에 동기하여 시리얼 데이터 (Ser_Data) 로서 출력한다. 로드 신호 (Load) 는 제 1 클록 (CLK1) 과 같은 주기이다. 변환부 (14) 는, 예를 들어 복수의 플립 플롭이 직렬적으로 접속된 시프트 레지스터를 포함하는 구성으로 하고, 로드 신호 (Load) 의 지시에 의해 패럴렐 데이터를 시프트 레지스터의 각 플립 플롭으로 래치하고, 제 2 클록 (CLK2) 의 지시에 의해 시프트 레지스터를 시프트 동작시켜 시리얼 데이터 (Ser_Data) 를 출력할 수 있다. 변환부 (14) 는, 래치부 (11) 로부터 출력된 패럴렐 데이터가 입력되는 입력 단자와, 시리얼 변환 후의 시리얼 데이터를 출력하는 출력 단자를 구비하고 있다.
로드 신호 생성부 (15A) 는, 제 2 클록 (CLK2) 에 기초하여 로드 신호 (Load) 를 생성한다. 또한, 로드 신호 생성부 (15A) 는, 리셋 지시 신호 (RSTn) 의 지시에 의해 로드 신호 생성 동작을 리셋할 수 있다. 로드 신호 생성부 (15A) 는, 예를 들어 카운터 및 시프트 레지스터를 포함하는 구성으로 할 수 있다. 로드 신호 생성부 (15A) 는, 제 2 클록 (CLK2) 의 지시에 의해 카운터 동작을 실시하여 분주 클록을 생성하고, 리셋 지시 신호 (RSTn) 의 지시에 의해 카운터 동작을 리셋할 수 있다. 또한, 로드 신호 생성부 (15A) 는, 분주 클록을 시프트 레지스터의 초단의 플립 플롭의 입력 데이터로 하고, 제 2 클록 (CLK2) (또는 제 1 클록 (CLK1) 보다 짧은 주기의 다른 클록) 의 지시에 의해 시프트 레지스터를 시프트 동작시키고, 시프트 레지스터의 최종단의 플립 플롭으로부터 출력되는 신호를 로드 신호 (Load) 로 할 수 있다. 로드 신호 생성부 (15A) 로부터 출력되는 로드 신호 (Load) 는 변환부 (14) 에 부여된다. 로드 신호 생성부 (15A) 는, 리셋 가능한 분주기 (카운터) 로 구성할 수 있고, 제 2 클록 (CLK2) 이 입력되는 입력 단자와, 분주 후의 클록이 출력되는 출력 단자를 구비하고 있다.
위상차 검출부 (16) 는, 로드 신호 (Load) 와 제 1 클록 (CLK1) 사이의 위상차를 검출하고, 그 검출한 위상차가 이상인 경우에 이상 검지 신호를 제어부 (20) 에 출력한다. 위상차 검출부 (16) 는, 제 1 클록 (CLK1) 이 입력되는 제 1 입력 단자와, 로드 신호 (Load) 가 입력되는 제 2 입력 단자와, 이들 2 개의 입력 신호의 위상차에 따른 이상 검지 신호를 출력하는 출력 단자를 구비하고 있다. 위상차 검출부 (16) 는, 위상 비교기 (Phase Comparator), 위상 주파수 비교기 (Phase Frequency Comparator) 또는 소프트웨어와 마이크로 프로세서로 구성할 수 있고, 2 개의 입력 신호의 위상차에 따른 이상 검지 신호를 출력한다.
이상 검지 신호는, (i) 2 개의 입력 신호의 위상차에 따른 전압값인 경우, (ii) 이 전압값을 추가로 비교기를 사용하여 임계값 판정하고, 전압값이 임계값을 초과한 경우에 이상이라는 의미를 나타내는 펄스 신호인 경우, (iii) 상기 전압값 또는 펄스 신호를 디지털값으로 변환한 디지털 신호인 경우 등이 있다.
도 1 을 다시 참조하면, 제어부 (20) 는, 이상 검지 신호가 입력되는 입력 단자와, 일괄 리셋 지시 신호를 출력하는 출력 단자를 구비하고 있다. 제어부 (20) 는, 비교기, 논리 회로, 또는 소프트웨어 및 마이크로 프로세서로 구성할 수 있다. 이상 검지 신호가 상기 (i) 인 경우, 제어부 (20) 는 예를 들어 비교기로 할 수 있고, 제어부 (20) 는, 이상 판정의 임계값 전압이 입력되는 참조 입력 단자와, 이상 검지 신호가 입력되는 입력 단자를 구비하고 있다. 이상 검지 신호가 상기 (ii) 인 경우에는, 이 비교기의 기능은, 위상차 검출부 (16) 가 갖고 있게 된다. 어느 구성의 경우에도 위상차에 따른 전압값의 레벨이 임계값 전압보다 높은 경우에는, 제어부 (20) 는, 일괄 리셋 지시 신호 (펄스 신호) 를 출력할 수 있다.
상기 (iii) 인 경우, 즉, 디지털 신호를 위상차 검출부 (16) 가 출력하는 경우, 또는 제어부 (20) 자체가 입력 신호의 디지털 변환 기능을 갖고 있는 경우에는, 제어부 (20) 는, 논리 회로, 또는 소프트웨어 및 마이크로 프로세서를 사용하여 구성하는 것도 가능하다. 이상 상태를 의미하는 이상 검지 신호가, 디지털 신호 (비트 열) 로 이루어지는 경우에는, 제어부 (20) 는, 디지털 신호의 의미를 판정하고, 특정한 비트 열일 때에 일괄 리셋 지시 신호를 출력한다. 제어부 (20) 는, 이상을 나타내는 이상 검지 신호 (펄스 신호) 의 수를 카운트하는 카운터여도 되고, 이 경우, 카운트값이 임계값을 초과한 경우에는, 이상으로 판정하고, 일괄 리셋 지시 신호를 출력할 수 있다.
제어부 (20) 가, 소프트웨어 및 마이크로 프로세서로 이루어지는 경우, 예를 들어 이상 상태가, 4 비트 또는 8 비트의 디지털 신호로 나타내는 경우에는, 룩업테이블 방식을 사용하여, 디지털 신호와 메모리에 격납된 상태를 대비하고, 디지털 신호가, 「이상」상태를 나타내는 경우에는, 일괄 리셋 지시 신호를 출력할 수도 있다.
리셋 신호 생성부 (17) 는, 제어부 (20) 로부터 출력된 일괄 리셋 지시 신호를 수취하면, 로드 신호 생성부 (15A) 에 있어서의 로드 신호 생성 동작을 리셋하기 위한 리셋 지시 신호 (RSTn) 를 생성하여 로드 신호 생성부 (15A) 에 부여한다.
로드 신호 생성부 (15A) 를, 카운터로 구성하는 경우에는, 리셋 지시 신호 (RSTn) 를 카운터가 수신하면, 카운터는 리셋된다. 리셋 신호 생성부 (17) 에는, 일괄 리셋 지시 신호 이외에 제 1 클록 (CLK1) 과 제 2 클록 (CLK2) 이 입력된다.
로드 신호 생성부 (15A) 는, 일례로서는 카운터이고, 제 2 클록 (CLK2) 에 동기하여, 로드 신호 (Load) 를 생성한다. 로드 신호 생성부 (15A) 가, 예를 들어 3 비트의 카운터이면, 입력된 클록의 펄스수가 5 개가 되고, 이진수로 101 을 나타내면, 1 개의 펄스를 생성한다. 각 비트의 출력 101 의 각각에, 비교의 기준이 되는 비트가 1, 0, 1 인 논리합 (AND) 의 논리 회로를 접속시켜 두면, 101 의 조건이 성립된 경우에만 로드 신호 (Load) 의 펄스를 출력할 수 있다. 카운터에 있어서의 카운트값이, 초기값 0 으로 리셋되면, 로드 신호 (Load) 의 상승 타이밍이 변경된다.
리셋 신호 생성부 (17) 에 입력되는 제 2 클록 (CLK2) 은, 리셋 지시 신호 (RSTn) 를 생성하기 위한 기준 클록이다. 즉, 제 2 클록 (CLK2) 은, 로드 신호 생성부 (15B) 및 리셋 신호 생성부 (17) 의 쌍방에 입력되고, 이들 생성부 사이의 동작은 제 2 클록 (CLK2) 에 동기하고 있다. 따라서, 리셋의 타이밍이 비 (非) 동기가 되지 않으므로, 리셋시에 에러가 발생하기 어렵다.
리셋 신호 생성부 (17) 에 있어서의 리셋 지시 신호 (RSTn) 의 출력 타이밍은, 제 1 클록 (CLK1) 에 의해 조정된다. 제 1 클록 (CLK1) 은, 복수의 시리얼라이저 회로 (10) 에 공통되게 입력되어 있다. 따라서, 복수의 시리얼라이저 회로 (10) (복수 레인) 을 협조 동작시키기 위해서, 리셋 지시 신호 (RSTn) 의 출력 타이밍으로서 공통된 제 1 클록 (CLK1) 을 사용하고 있다. 공통된 제 1 클록 (CLK1) 의 상승 타이밍 (또는 하강 타이밍) 을 기준으로 하여, 각각의 리셋 신호 생성부 (17) 는, 그 후에 리셋 지시 신호 (RSTn) 를 발생시킨다. 제 1 클록 (CLK1) 이 입력된 경우, 그 다음 이후의 순번인 제 2 클록 (CLK2) 의 펄스에 동기하여, 리셋 지시 신호 (RSTn) 를 발생시킨다.
도 3 은, 시리얼라이저 회로의 구성예를 나타내는 도면이다. 이 도면에 나타낸 시리얼라이저 회로 (10B) 는, 도 1 중의 각 시리얼라이저 회로 (10n) 로서 사용되는 것이다. 시리얼라이저 회로 (10B) 는, 제 1 클록 (CLK1) 에 동기하여 입력되는 패럴렐 데이터 (Par_Data) 를 시리얼라이즈하고, 당해 시리얼 데이터 (Ser_Data) 를 제 2 클록 (CLK2) 에 동기하여 출력한다. 제 2 클록 (CLK2) 의 주기는 제 1 클록 (CLK1) 의 주기보다 짧다. 시리얼라이저 회로 (10B) 는, 제 1 래치부 (12), 제 2 래치부 (13), 변환부 (14), 로드 신호 생성부 (15B), 위상차 검출부 (16) 및 리셋 신호 생성부 (17) 를 포함한다.
도 2 에 나타낸 시리얼라이저 회로 (10A) 의 구성과 비교하면, 도 3 에 나타낸 시리얼라이저 회로 (10B) 는, 래치부 (11) 대신에 제 1 래치부 (12) 및 제 2 래치부 (13) 를 포함한다는 점에서 상이하고, 또한, 로드 신호 생성부 (15A) 대신에 로드 신호 생성부 (15B) 를 포함한다는 점에서 상이하다. 로드 신호 생성부 (15B) 는, 로드 신호 생성부 (15A) 와 비교해서 제 2 클록 (CLK2) 으로부터 제 3 클록 (CLK3) 을 추가로 생성한다는 점이 다르다.
제 1 래치부 (12) 는, 입력되는 패럴렐 데이터 (Par_Data) 를, 제 1 클록 (CLK1) 이 지시하는 타이밍에 래치하여 출력한다. 제 2 래치부 (13) 는, 제 1 래치부 (12) 에 의해 래치되어 출력되는 패럴렐 데이터를, 제 3 클록 (CLK3) 이 지시하는 타이밍에 래치하여 출력한다. 제 3 클록 (CLK3) 은 제 1 클록 (CLK1) 과 같은 주기이다. 제 1 래치부 (12) 및 제 2 래치부 (13) 각각은, 예를 들어 패럴렐 데이터 (Par_Data) 의 비트 수 또는 그 이상의 개수의 플립 플롭이 병렬적으로 배치된 구성으로 할 수 있다.
변환부 (14) 는, 제 2 래치부 (13) 에 의해 래치되어 출력되는 패럴렐 데이터를, 로드 신호 (Load) 가 지시하는 타이밍에 래치하고, 그 래치한 데이터를 제 2 클록 (CLK2) 에 동기하여 시리얼 데이터 (Ser_Data) 로서 출력한다. 로드 신호 (Load) 는 제 1 클록 (CLK1) 과 같은 주기이다. 변환부 (14) 는, 예를 들어 복수의 플립 플롭이 직렬적으로 접속된 시프트 레지스터를 포함하는 구성으로 하고, 로드 신호 (Load) 의 지시에 의해 패럴렐 데이터를 시프트 레지스터의 각 플립 플롭으로 래치하고, 제 2 클록 (CLK2) 의 지시에 의해 시프트 레지스터를 시프트 동작시켜 시리얼 데이터 (Ser_Data) 를 출력할 수 있다.
로드 신호 생성부 (15B) 는, 제 2 클록 (CLK2) 을 분주하여 제 3 클록 (CLK3) 을 생성하고, 제 3 클록 (CLK3) 에 기초하여 로드 신호 (Load) 를 생성한다. 로드 신호 생성부 (15B) 는, 리셋 지시 신호 (RSTn) 의 지시에 의해 분주 동작을 리셋할 수 있고, 로드 신호 생성 동작을 리셋할 수 있다. 로드 신호 생성부 (15B) 는, 예를 들어 카운터 및 시프트 레지스터를 포함하는 구성으로 할 수 있다. 로드 신호 생성부 (15B) 는, 제 2 클록 (CLK2) 의 지시에 의해 카운터 동작을 실시하여 분주 클록 (제 3 클록 CLK3) 을 생성한다. 로드 신호 생성부 (15B) 로부터 출력되는 제 3 클록 (CLK3) 은, 제 2 래치부 (13) 에 부여된다. 또한, 로드 신호 생성부 (15B) 는, 제 3 클록 (CLK3) 을 시프트 레지스터의 초단의 플립 플롭의 입력 데이터로 하고, 제 2 클록 (CLK2) (또는 제 1 클록 (CLK1) 보다 짧은 주기의 다른 클록) 의 지시에 의해 시프트 레지스터를 시프트 동작시키고, 시프트 레지스터의 최종단의 플립 플롭으로부터 출력되는 신호를 로드 신호 (Load) 로 할 수 있다. 로드 신호 생성부 (15B) 로부터 출력되는 로드 신호 (Load) 는 변환부 (14) 에 부여된다.
위상차 검출부 (16) 는, 로드 신호 (Load) 와 제 1 클록 (CLK1) 사이의 위상차를 검출한다. 혹은, 위상차 검출부 (16) 는, 제 3 클록 (CLK3) 과 제 1 클록 (CLK1) 사이의 위상차를 검출해도 된다. 위상차 검출부 (16) 는, 그 검출한 위상차가 이상인 경우에 이상 검지 신호를 제어부 (20) 에 출력한다. 리셋 신호 생성부 (17) 는, 제어부 (20) 로부터 출력된 일괄 리셋 지시 신호를 수취하면, 로드 신호 생성부 (15B) 에 있어서의 로드 신호 생성 동작을 리셋하기 위한 리셋 지시 신호 (RSTn) 를 생성하여 로드 신호 생성부 (15B) 에 부여한다.
패럴렐 데이터를 입력하여 시리얼 데이터를 출력하는 변환부 (14) 보다 전단에, 래치부 (11) 를 형성하는 구성 (도 2) 이 바람직하고, 또한, 2 단의 래치부 (12, 13) 를 형성하는 구성 (도 3) 이 보다 바람직하다. 이 점에 대해서 이하에 설명한다. 일반적으로 시리얼라이저 회로를 포함하는 송신 장치를 반도체 기판 상에 형성하는 경우, 시리얼라이저 회로의 레이아웃은 커스텀 설계되지만, 래치부보다 전단의 회로의 레이아웃은 CAD 시스템에 의해 자동적으로 배치 배선된다. 따라서, 래치부에 입력되는 패럴렐 데이터 (Par_Data) 의 지연이 커지는 경향이 있어, 셋업이 엄격해진다. 또한, 패럴렐 데이터 (Par_Data) 의 비트 사이의 지연의 불규칙함도 커지는 경향이 있어, 셋업이 엄격한 상태에서 셋업·타임이 불규칙해지면, 래치부로부터의 출력 데이터의 지연도 크게 불규칙해진다. 그 결과, 래치부의 출력 데이터와 로드 신호 (Load) 사이의 타이밍이 엄격해진다. 제 1 래치부의 후단에 제 2 래치부를 형성함으로써, 제 1 래치부의 출력 데이터의 타이밍의 제약은 제 3 클록 (CLK3) 의 상승 에지만으로 되어, 타이밍의 제약이 완화될 수 있다.
도 4 및 도 5 는, 시리얼라이저 회로의 동작을 설명하는 타이밍 차트이다. 이들 도면에는, 위에서부터 차례로 제 1 클록 (CLK1), 래치부 (11) 또는 제 1 래치부 (12) 에 입력되는 패럴렐 데이터 (Par_Data), 로드 신호 (Load), 제 2 클록 (CLK2) 및 시리얼 데이터 (Ser_Data) 가 도시되어 있다. 이들 도면에서는, 패럴렐 데이터 (Par_Data) 를 5 비트 데이터로 하고 있다.
시리얼라이저 회로에는, 패럴렐 데이터 (Par_Data), 제 1 클록 (CLK1) 및 제 2 클록 (CLK2) 이 입력된다. 이들 도면에 나타낸 바와 같이, 제 1 클록 (CLK1) 은 패럴렐 데이터 (Par_Data) 에 동기하고 있다. 제 2 클록 (CLK2) 은 시리얼 데이터 (Ser_Data) 에 동기하고 있다. 제 2 클록 (CLK2) 의 주기는 제 1 클록 (CLK1) 의 주기보다 짧다. 로드 신호 (Load) 는 제 1 클록 (CLK1) 과 같은 주기이다.
도 4 에 나타낸 바와 같이, 제 1 클록 (CLK1) 과 로드 신호 (Load) 사이의 위상차는, 변환부 (14) 에 의한 래치 동작시의 셋업·타임 및 홀드·타임 각각의 마진에 따라 적정 범위 내로 설정되는 것이 중요하다.
이에 비해, 도 5 에 나타낸 바와 같이, 제 1 클록 (CLK1) 과 로드 신호 (Load) 사이의 위상차는, 변환부 (14) 에 의한 래치 동작시의 셋업·타임 및 홀드·타임 각각의 마진에 따른 적정 범위에서 벗어난 경우가 있다. 이와 같은 사태가 발생하는 요인으로는, 노이즈로 인한 로드 신호 생성부의 오동작, 및 온도 변화로 인한 제 1 클록의 위상의 편차를 들 수 있다.
특허문헌 2, 3 에 개시된 발명은, 제 1 클록 (CLK1) 과 로드 신호 (Load) 사이의 위상차를 검출하고, 그 검출한 위상차가 적정 범위에서 벗어나 있는 경우에, 로드 신호를 생성하는 로드 신호 생성부의 동작을 리셋하거나 또는 일시 정지시킨다. 이와 같이 함으로써, 시리얼라이저 회로는, 제 1 클록 (CLK1) 과 로드 신호 (Load) 의 사이의 위상차를 적정 범위 내로 회복시킬 수 있고, 간이한 구성으로 조기에 비트 에러 레이트를 저감시킬 수 있다.
그러나, 복수 레인의 시리얼라이저 회로를 구비하는 복수 레인·시리얼라이저 장치에 있어서, 각 시리얼라이저 회로를 특허문헌 2, 3 에 개시된 발명의 구성으로 하면, 다음과 같은 문제가 발생하는 경우가 있다. 도 6 은, 복수 레인의 시리얼라이저 회로를 구비하는 복수 레인·시리얼라이저 장치의 동작의 문제를 설명하는 타이밍 차트이다. 이 도면에는, 위에서부터 차례로 제 1 시리얼라이저 회로 (101) 의 타이밍 차트 (T101) 에서는, 제 1 클록 (CLK1), 패럴렐 데이터 (Par_Data), 로드 신호 (Load), 제 2 클록 (CLK2) 및 시리얼 데이터 (Ser_Data) 가 도시되어 있다. 제 2 시리얼라이저 회로 (102) 의 타이밍 차트 (T102) 에서는, 제 1 클록 (CLK1), 패럴렐 데이터 (Par_Data), 로드 신호 (Load), 제 2 클록 (CLK2) 및 시리얼 데이터 (Ser_Data) 가 도시되어 있다.
이 도 6 에 나타낸 바와 같이, 레인 사이 스큐에 의해 각 시리얼라이저 회로에 대한 제 1 클록 (CLK1) 의 입력 타이밍이 서로 약간 다르다. 따라서, 각 시리얼라이저 회로에 있어서 개개에 필요시에 로드 신호 생성 동작의 리셋 또는 일시 정지를 실시하면, 복수 레인의 시리얼라이저 회로 사이에서 시리얼 데이터의 출력 타이밍이 크게 달라져 버리는 경우가 있다.
도 6 에 나타낸 예에서는, 제 1 시리얼라이저 회로에 대한 제 1 클록 (CLK1) 의 입력 타이밍과 비교해서, 제 2 시리얼라이저 회로에 대한 제 1 클록 (CLK1) 의 입력 타이밍이 늦다. 제 1 시리얼라이저 회로에 있어서는, 로드 신호 (Load) 의 위상이 약간 진행되고 있기는 하지만, 제 1 클록 (CLK1) 과 로드 신호 (Load) 사이의 위상차는 적정 범위 내에 있다. 이에 비해, 제 2 시리얼라이저 회로에 있어서는, 로드 신호 (Load) 의 위상이 크게 진행되고 있어, 제 1 클록 (CLK1) 과 로드 신호 (Load) 사이의 위상차가 적정 범위에서 벗어났으므로, 로드 신호 생성부에 있어서의 로드 신호 생성 동작이 리셋된다. 그 결과, 제 1 시리얼라이저 회로 및 제 2 시리얼라이저 회로 각각으로부터 출력되는 시리얼 데이터의 사이에서 IPS 에 대한 요구 사양이 충족되지 않는 경우가 있다.
본 실시형태의 복수 레인·시리얼라이저 장치 (1) 는, 이와 같은 문제점을 해소하기 위해서 이루어진 것으로, 각 시리얼라이저 회로에 있어서 간이한 구성으로 조기에 비트 에러 레이트를 저감시킬 수 있음과 함께, 복수 레인의 시리얼라이저 회로 사이의 IPS 를 작게 할 수 있다.
즉, 본 실시형태에서는, N 개의 시리얼라이저 회로 (101 ∼ 10N) 각각의 위상차 검출부 (16) 는, 로드 신호 (Load) 와 제 1 클록 (CLK1) 사이의 위상차를 검출하고, 그 검출한 위상차가 이상인 경우 (위상차가 적정 범위 내에 없는 경우) 에 이상 검지 신호를 제어부 (20) 에 출력한다. 제어부 (20) 는, N 개의 시리얼라이저 회로 (101 ∼ 10N) 중 어느 시리얼라이저 회로로부터 이상 검지 신호를 수취하면, N 개의 시리얼라이저 회로 (101 ∼ 10N) 각각에 일괄 리셋 지시 신호를 보낸다. 그리고, N 개의 시리얼라이저 회로 (101 ∼ 10N) 각각에 있어서, 리셋 신호 생성부 (17) 는, 제어부 (20) 로부터 출력된 일괄 리셋 지시 신호를 수취하면, 리셋 지시 신호 (RSTn) 를 로드 신호 생성부 (15A, 15B) 에 부여하고, 로드 신호 생성부 (15A, 15B) 에 있어서의 로드 신호 생성 동작을 리셋시킨다.
이와 같이 N 개의 시리얼라이저 회로 (101 ∼ 10N) 중 어느 시리얼라이저 회로에 있어서 로드 신호 (Load) 와 제 1 클록 (CLK1) 사이의 위상차가 이상인 경우에, N 개의 시리얼라이저 회로 (101 ∼ 10N) 전부에 있어서 로드 신호 생성부 (15A, 15B) 에 있어서의 로드 신호 생성 동작이 리셋된다. 이와 같이 함으로써, 복수 레인의 시리얼라이저 회로 사이의 IPS 를 작게 할 수 있다.
이상, 설명한 바와 같이, 상기 서술한 복수 레인·시리얼라이저 장치는, 복수의 시리얼라이저 회로 (10n) (10A, 10B) 와, 일괄 리셋 지시 신호의 출력 단자를 포함하는 제어부 (20) 를 구비하고 있다. 각각의 시리얼라이저 회로 (10n) (10A, 10B) 는, 패럴렐-시리얼 변환부 (변환부 (14)) 와 로드 신호 생성부 (15A, 15B) 와 리셋 신호 생성부 (17) 과 위상차 검출부 (16) 를 구비하고 있다.
패럴렐-시리얼 변환부 (parallel-serial converter : 변환부 (14)) 는, 패럴렐 데이터의 입력 단자와, 패럴렐 데이터를 유지하는 타이밍을 잡기 위한 로드 신호 (Load) 의 입력 단자와, 유지된 패럴렐 데이터를 시리얼 변환할 때의 타이밍을 잡기 위한 클록 (제 2 클록 CLK2) 의 입력 단자와, 시리얼 데이터의 출력 단자를 포함한다.
로드 신호 생성부 (15A, 15B) 는, 상기 클록 (제 2 클록 CLK2) 의 입력 단자와, 이 클록을 분주하여 생성되는 로드 신호 (Load) 의 출력 단자와, 리셋 지시 신호 (RSTn) 를 수신하는 입력 단자를 포함한다.
리셋 신호 생성부 (17) 는, 상기 일괄 리셋 지시 신호의 입력 단자와 리셋 지시 신호 (RSTn) 의 출력 단자를 포함한다.
위상차 검출부 (16) 는, 기준 클록 (제 1 클록 CLK1) 의 입력 단자와 로드 신호 (Load) 의 입력 단자와 출력 단자를 포함하고, 제어부 (20) 는, 이 출력 단자로부터의 이상 검지 신호 (예 ; 로드 신호 (Load) 와 제 1 클록 (CLK1) 사이의 위상차가 기준값을 초과한 경우에 이상으로 한다) 에 기초하여 상기 일괄 리셋 지시 신호를 생성한다. 또, 상기 클록은 클록 신호라고도 한다.
또, 도 2 (또는 도 3) 에 있어서, 리셋 신호 생성부 (17) 가 일괄 리셋 지시 신호를 수신하면, 리셋 신호 생성부 (17) 는, 로드 신호 생성부 (15A) (또는 15B) 에 리셋 지시 신호 (RSTn) 를 출력하고, 이로써 로드 신호 생성부 (15A) (또는 15B) 가 리셋된다. 로드 신호 생성부 (15A) (또는 15B) 는, 제 2 클록 (CLK2) 의 펄스수를 카운트하고, 카운트값이 소정 수가 된 경우에 로드 신호 (Load) 를 출력하는 카운터이다. 이 카운터를 리셋하면, 로드 신호 (Load) 의 상승 타이밍이 변경된다. 여기서, 리셋 신호 생성부 (17) 에는, 일괄 리셋 지시 신호 이외에 제 1 클록 (CLK1) 과 제 2 클록 (CLK2) 도 입력되어 있다. 이들 제 1 클록 (CLK1) 과 제 2 클록 (CLK2) 이, 리셋 신호 생성부 (17) 에 입력되지 않아도, 카운터로서의 로드 신호 생성부의 리셋은 가능하다. 또, 상기 서술한 바와 같이, 리셋 지시 신호 (RSTn) 의 출력 타이밍은, 제 1 클록 (CLK1) 과 제 2 클록 (CLK2) 에 기초하여 조정할 수 있다.
또한, 각각의 시리얼라이저 회로는, 도 2 에 나타낸 바와 같이, 패럴렐 데이터의 입력 단자와 패럴렐 데이터의 출력 단자를 구비하는 래치부 (11) 를 추가로 구비하고, 이 래치부 (11) 의 출력 단자는, 패럴렐-시리얼 변환부 (변환부 (14)) 의 입력 단자에 접속되어 있다.
또한, 각각의 시리얼라이저 회로는, 도 3 에 나타낸 바와 같이, 패럴렐 데이터의 입력 단자와 패럴렐 데이터의 출력 단자를 구비하는 제 1 래치부 (12) 와, 패럴렐 데이터의 입력 단자와 패럴렐 데이터의 출력 단자를 구비하는 제 2 래치부 (13) 를 추가로 구비하고, 제 1 래치부 (12) 의 출력 단자는, 제 2 래치부 (13) 의 입력 단자에 접속되고, 제 2 래치부 (13) 의 출력 단자는, 패럴렐-시리얼 변환부 (변환부 (14)) 의 입력 단자에 접속되어 있다.
또한, 본 실시형태의 구성은, 텔레비전 및 모니터 등의 표시 장치에 사용되는 디스플레이·인터페이스, 그리고 카메라 및 비디오 등의 촬상 장치에 사용되는 카메라·인터페이스 등의 영상 전송 인터페이스에 적용해도 된다. 일반적으로 상기 서술한 바와 같은 영상 전송 인터페이스에서는, 영상 전송의 리얼타임성 및 매끄러움의 쌍방 또는 어느 일방이 중시되므로, 다른 데이터 통신 방식에 비해서 지연 및 IPS 에 대한 요구가 높고, 통신이 실패했을 때에 재발송하기가 어렵거나 불가능한 경우가 많다. 또한, 요즈음에는 영상의 고정세화에 따라 고속의 영상 전송 인터페이스가 요구되고 있고, 이것을 다른 데이터 통신 방식과 같이 FIFO 등을 사용한 구성으로 실현하고자 하면, 고속의 영상 전송의 리얼타임성 및 매끄러움의 쌍방 또는 어느 일방을 확보하기 위한 요구를 충족하는 것이 어려울 뿐만아니라, 집적 회로로 했을 때의 전력 및 면적을 증대화시켜 버린다. 본 실시형태의 구성은, 복수 레인의 시리얼라이저 회로 사이의 IPS 를 작게 하는 것이 가능하므로, 상기 서술한 바와 같은 영상 전송 인터페이스에 적용해도, 고속의 영상 전송의 리얼타임성 및 매끄러움의 쌍방 또는 어느 일방을 확보하면서 또한 집적 회로로 했을 때의 전력 및 면적의 증대화를 억제할 수 있다.
1 : 복수 레인·시리얼라이저 장치
101 ∼ 10N, 10A, 10B : 시리얼라이저 회로
11 : 래치부
12 : 제 1 래치부
13 : 제 2 래치부
14 : 변환부
15A, 15B : 로드 신호 생성부
16 : 위상차 검출부
17 : 리셋 신호 생성부
20 : 제어부

Claims (6)

  1. 각각 제 1 클록에 동기하여 입력되는 패럴렐 데이터를 시리얼라이즈하고, 당해 시리얼 데이터를 제 2 클록에 동기하여 출력하는 복수의 시리얼라이저 회로와,
    상기 복수의 시리얼라이저 회로의 동작을 제어하는 제어부를 구비하고,
    상기 복수의 시리얼라이저 회로 각각은,
    상기 제 1 클록과 같은 주기의 로드 신호가 지시하는 타이밍에 상기 패럴렐 데이터를 래치하고, 그 래치한 데이터를 상기 제 2 클록에 동기하여 상기 시리얼 데이터로서 출력하는 변환부와,
    상기 제 2 클록에 기초하여 상기 로드 신호를 생성하고, 리셋 지시 신호를 받아서 로드 신호 생성 동작을 리셋하는 로드 신호 생성부와,
    상기 로드 신호와 상기 제 1 클록 사이의 위상차를 검출하고, 그 검출한 위상차가 이상인 경우에 이상 검지 신호를 상기 제어부에 출력하는 위상차 검출부와,
    상기 제어부로부터 출력된 일괄 리셋 지시 신호를 수취하면, 상기 리셋 지시 신호를 생성하여 상기 로드 신호 생성부에 부여하는 리셋 신호 생성부를 포함하고,
    상기 제어부는, 상기 복수의 시리얼라이저 회로 중 어느 시리얼라이저 회로의 상기 위상차 검출부로부터 상기 이상 검지 신호를 수취하면, 상기 복수의 시리얼라이저 회로 각각의 상기 리셋 신호 생성부에 대하여 상기 일괄 리셋 지시 신호를 부여하는, 복수 레인·시리얼라이저 장치.
  2. 제 1 항에 있어서,
    상기 복수의 시리얼라이저 회로 각각은, 입력되는 상기 패럴렐 데이터를, 상기 제 1 클록이 지시하는 타이밍에 래치하는 래치부를 추가로 포함하고,
    상기 복수의 시리얼라이저 회로 각각에 있어서, 상기 변환부는, 상기 래치부에 의해 래치되어 출력되는 패럴렐 데이터를, 상기 로드 신호가 지시하는 타이밍에 래치하는, 복수 레인·시리얼라이저 장치.
  3. 제 1 항에 있어서,
    상기 복수의 시리얼라이저 회로 각각은,
    입력되는 상기 패럴렐 데이터를, 상기 제 1 클록이 지시하는 타이밍에 래치하는 제 1 래치부와,
    상기 제 1 래치부에 의해 래치되어 출력되는 패럴렐 데이터를, 상기 제 1 클록과 같은 주기의 제 3 클록이 지시하는 타이밍에 래치하는 제 2 래치부를 추가로 포함하고,
    상기 복수의 시리얼라이저 회로 각각에 있어서, 상기 변환부는, 상기 제 2 래치부에 의해 래치되어 출력되는 패럴렐 데이터를, 상기 로드 신호가 지시하는 타이밍에 래치하는, 복수 레인·시리얼라이저 장치.
  4. 복수의 시리얼라이저 회로와 일괄 리셋 지시 신호의 출력 단자를 포함하는 제어부를 구비한 복수 레인·시리얼라이저 장치에 있어서,
    각각의 시리얼라이저 회로는,
    패럴렐 데이터의 입력 단자와, 패럴렐 데이터를 유지하는 타이밍을 잡기 위한 로드 신호의 입력 단자와, 유지된 패럴렐 데이터를 시리얼 변환할 때의 타이밍을 잡기 위한 클록의 입력 단자와, 시리얼 데이터의 출력 단자를 포함하는 패럴렐-시리얼 변환부와,
    상기 클록의 입력 단자와, 이 클록을 분주하여 생성되는 상기 로드 신호의 출력 단자와, 리셋 지시 신호를 수신하는 입력 단자를 포함하는 로드 신호 생성부와,
    상기 일괄 리셋 지시 신호의 입력 단자와 상기 리셋 지시 신호의 출력 단자를 포함하는 리셋 신호 생성부와,
    기준 클록의 입력 단자와 상기 로드 신호의 입력 단자와 출력 단자를 포함하고, 상기 제어부는, 이 출력 단자로부터의 이상 검지 신호에 기초하여 상기 일괄 리셋 지시 신호를 생성하는, 위상차 검출부를 구비하는, 복수 레인·시리얼라이저 장치.
  5. 제 4 항에 있어서,
    각각의 시리얼라이저 회로는,
    패럴렐 데이터의 입력 단자와, 패럴렐 데이터의 출력 단자를 구비하는 래치부를 추가로 구비하고, 상기 래치부의 출력 단자는, 상기 패럴렐-시리얼 변환부의 입력 단자에 접속되어 있는, 복수 레인·시리얼라이저 장치.
  6. 제 4 항에 있어서,
    각각의 시리얼라이저 회로는,
    패럴렐 데이터의 입력 단자와 패럴렐 데이터의 출력 단자를 구비하는 제 1 래치부와,
    패럴렐 데이터의 입력 단자와 패럴렐 데이터의 출력 단자를 구비하는 제 2 래치부를 추가로 구비하고,
    상기 제 1 래치부의 출력 단자는, 상기 제 2 래치부의 입력 단자에 접속되고,
    상기 제 2 래치부의 출력 단자는, 상기 패럴렐-시리얼 변환부의 입력 단자에 접속되어 있는, 복수 레인·시리얼라이저 장치.
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