WO2020021919A1 - 複数レーン・シリアライザ装置 - Google Patents

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WO2020021919A1
WO2020021919A1 PCT/JP2019/024374 JP2019024374W WO2020021919A1 WO 2020021919 A1 WO2020021919 A1 WO 2020021919A1 JP 2019024374 W JP2019024374 W JP 2019024374W WO 2020021919 A1 WO2020021919 A1 WO 2020021919A1
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clock
serializer
unit
signal
parallel data
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PCT/JP2019/024374
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賢 三浦
悠介 藤田
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ザインエレクトロニクス株式会社
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    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines

Definitions

  • the present invention relates to a multi-lane serializer device including a multi-lane serializer circuit.
  • the serializer circuit serializes the parallel data input in synchronization with the first clock and outputs the serial data in synchronization with the second clock.
  • the serializer circuit latches the parallel data at the timing indicated by the load signal having the same cycle as the first clock, and outputs the latched data as serial data in synchronization with the second clock.
  • the cycle of the second clock is shorter than the cycle of the first clock.
  • the load signal has the same cycle as the first clock and is generated based on the second clock (see Patent Document 1).
  • the phase difference between the first clock and the load signal is appropriate according to the margin of the setup time and the hold time during the latch operation so that the parallel data can be reliably latched. It is important that it is set within the range.
  • the system configuration for notifying that the bit error rate is large from the receiving device to the transmitting side serializer circuit is based on the assumption of bidirectional communication. It is assumed that
  • the receiving apparatus If there is no communication line from the receiving side to the transmitting side, it is not possible for the receiving apparatus to notify the transmitting side serializer circuit that the bit error rate is high, and the serializer circuit uses the first clock and the load signal. The phase difference between them cannot be recovered within an appropriate range.
  • the reception device Even if a communication line from the reception side to the transmission side exists, if the communication line is simple and low-speed, the reception device notifies the transmission-side serializer circuit that the bit error rate is large. It takes a long time for the serializer circuit to recover the phase difference between the first clock and the load signal to within an appropriate range. Will continue.
  • Patent Documents 2 and 3 disclose inventions intended to solve such a problem.
  • the serializer circuits described in these documents detect a phase difference between a first clock and a load signal, and generate a load signal when the detected phase difference is out of an appropriate range.
  • the operation of the generation unit is reset or temporarily stopped. By doing so, the serializer circuit can recover the phase difference between the first clock and the load signal within an appropriate range, and can quickly reduce the bit error rate with a simple configuration.
  • the present invention has been made to solve the above problems, and can reduce the bit error rate at an early stage with a simple configuration in each serializer circuit, and reduce the IPS between serializer circuits of a plurality of lanes. And a multi-lane serializer device.
  • the multiple-lane serializer device of the present invention includes: (1) a plurality of serializer circuits each of which serializes parallel data input in synchronization with a first clock and outputs the serial data in synchronization with a second clock; , (2) a control unit for controlling the operation of the plurality of serializer circuits.
  • Each of the serializer circuits latches parallel data at a timing indicated by a load signal having the same cycle as the first clock, and outputs the latched data as serial data in synchronization with the second clock.
  • B a load signal generator that generates a load signal based on the second clock and resets the load signal generation operation in response to the reset instruction signal; and (c) a position between the load signal and the first clock.
  • a phase difference detection unit that detects a phase difference and outputs an abnormality detection signal to the control unit when the detected phase difference is abnormal; and (d) a reset instruction when a batch reset instruction signal output from the control unit is received.
  • a reset signal generation unit that generates a signal and supplies the signal to the load signal generation unit.
  • each of the plurality of serializer circuits preferably further includes (e) a latch unit that latches the input parallel data at a timing specified by the first clock.
  • the conversion unit latches the parallel data latched and output by the latch unit at a timing indicated by the load signal.
  • Each of the plurality of serializer circuits includes (f) a first latch unit that latches input parallel data at a timing designated by a first clock, and (g) a parallel data latched and output by the first latch unit. And a second latch unit that latches at a timing indicated by a third clock having the same cycle as the first clock.
  • the conversion unit latches the parallel data latched and output by the second latch unit at a timing indicated by the load signal.
  • the bit error rate can be reduced at an early stage with a simple configuration in each serializer circuit, and the IPS between the serializer circuits of a plurality of lanes can be reduced.
  • FIG. 1 is a diagram showing a configuration of the multi-lane serializer device 1.
  • FIG. 2 is a diagram illustrating a configuration example of the serializer circuit.
  • FIG. 3 is a diagram illustrating a configuration example of the serializer circuit.
  • FIG. 4 is a timing chart for explaining the operation of the serializer circuit.
  • FIG. 5 is a timing chart for explaining the operation of the serializer circuit.
  • FIG. 6 is a timing chart for explaining a problem of the operation of the multi-lane serializer device including the multi-lane serializer circuit.
  • FIG. 1 is a diagram showing a configuration of the multi-lane serializer device 1.
  • the multi-lane serializer device 1 includes a plurality of serializer circuits 10 1 to 10 N and a control unit 20.
  • Each serializer circuit 10 n is to serialize parallel data Par_Data inputted in synchronization with the first clock CLK1, and outputs the synchronized the serial data Ser_Data to the second clock CLK2.
  • N is an integer of 2 or more
  • n is an integer of 1 or more and N or less.
  • Each serializer circuit 10 n may send an abnormality detection signal to the control unit 20.
  • the controller 20 sends a batch reset instruction signal to each of the N serializer circuits 10 1 to 10 N.
  • FIG. 1 shows a first serializer circuit (1st serializer) 10 1 , a second serializer circuit (2nd serializer) 10 2 , an N-th serializer circuit (Nth serializer) 10 N , and a controller 20.
  • the abnormality detection signal is input to the control unit 20.
  • the control unit 20 transmits a batch reset instruction signal to each serializer.
  • the serializer circuits 10 1 to 10 N are reset.
  • Each serializer circuit (10 1 to 10 N ) includes a plurality of input terminals to which parallel data Par_Date is input, and one output terminal for outputting serial data Ser_Data.
  • the first serializer circuit 10 1 converts the parallel data Par_Date into serial data Ser_Data.
  • FIG. 2 is a diagram illustrating a configuration example of the serializer circuit.
  • Serializer 10A shown in this figure is used as each serializer circuit 10 n in FIG.
  • the serializer circuit 10A serializes the parallel data Par_Data input in synchronization with the first clock CLK1, and outputs the serial data Ser_Data in synchronization with the second clock CLK2.
  • the cycle of the second clock CLK2 is shorter than the cycle of the first clock CLK1.
  • the serializer circuit 10A includes a latch unit 11 (latch circuit), a converter (converter) 14, a load signal generator (load signal generator) 15a, a phase difference detector (phase difference detector) 16, and a reset signal generator (reset signal generator). ) 17.
  • the latch unit 11 latches the input parallel data Par_Data at the timing specified by the first clock CLK1.
  • the latch unit 11 may have a configuration in which, for example, flip-flops of the number of bits of the parallel data Par_Data or more are arranged in parallel.
  • the latch unit 11 includes a plurality of input terminals to which the parallel data Para_Data is input, and a plurality of output terminals for outputting the held value of the parallel data Para_Data.
  • the converter 14 converts parallel data into serial data.
  • the conversion unit 14 latches the parallel data latched and output by the latch unit 11 at the timing indicated by the load signal Load, and outputs the latched data as serial data Ser_Data in synchronization with the second clock CLK2.
  • the load signal Load has the same cycle as the first clock CLK1.
  • the conversion unit 14 has, for example, a configuration including a shift register in which a plurality of flip-flops are connected in series, latches parallel data in each flip-flop of the shift register according to an instruction of the load signal Load, and instructs the second clock CLK2.
  • the shift register can be shifted to output serial data Ser_Data.
  • the conversion unit 14 has an input terminal to which the parallel data output from the latch unit 11 is input, and an output terminal to output serial data after serial conversion.
  • the load signal generator 15A generates the load signal Load based on the second clock CLK2. Further, the load signal generation unit 15A can reset the load signal generation operation according to the instruction of the reset instruction signal RSTn.
  • the load signal generation unit 15A can be configured to include, for example, a counter and a shift register.
  • the load signal generation unit 15A can perform a counter operation according to the instruction of the second clock CLK2 to generate a divided clock, and reset the counter operation according to an instruction of the reset instruction signal RSTn.
  • the load signal generation unit 15A uses the frequency-divided clock as input data of the first-stage flip-flop of the shift register, and operates the shift register according to an instruction of the second clock CLK2 (or another clock having a shorter cycle than the first clock CLK1).
  • the load signal generation unit 15A can be configured by a resettable frequency divider (counter), and has an input terminal to which the second clock CLK2 is input, and an output terminal to which the frequency-divided clock is output. I have.
  • the phase difference detection unit 16 detects a phase difference between the load signal Load and the first clock CLK1, and outputs an abnormality detection signal to the control unit 20 when the detected phase difference is abnormal.
  • the phase difference detection unit 16 outputs a first input terminal to which the first clock CLK1 is input, a second input terminal to which the load signal Load is input, and an abnormality detection signal corresponding to a phase difference between these two input signals. And an output terminal for outputting.
  • the phase difference detector 16 can be composed of a phase comparator (Phase Comparator), a phase frequency comparator (Phase Frequency Comparator), or software and a microprocessor, and can detect an abnormality detection signal corresponding to a phase difference between two input signals. Is output.
  • the abnormality detection signal is (i) a voltage value corresponding to the phase difference between the two input signals, (ii) the voltage value is further subjected to threshold determination using a comparator, and the voltage value exceeds the threshold value. (Iii) a digital signal obtained by converting the above voltage value or pulse signal into a digital value.
  • the control unit 20 includes an input terminal to which an abnormality detection signal is input, and an output terminal to output a batch reset instruction signal.
  • the control unit 20 can be composed of a comparator, a logic circuit, or software and a microprocessor.
  • the control unit 20 can be, for example, a comparator, and the control unit 20 receives a reference input terminal to which a threshold voltage for abnormality determination is input and an abnormality detection signal. And an input terminal.
  • the function of the comparator is included in the phase difference detection unit 16. In any case, when the level of the voltage value according to the phase difference is higher than the threshold voltage, the control unit 20 can output the batch reset instruction signal (pulse signal).
  • the control unit 20 determines the meaning of the digital signal, and outputs a batch reset instruction signal when a specific bit string is detected.
  • the control unit 20 may be a counter that counts the number of abnormality detection signals (pulse signals) indicating an abnormality. In this case, if the count value exceeds a threshold value, it is determined that an abnormality has occurred, and a batch reset instruction signal Can be output.
  • control unit 20 When the control unit 20 includes software and a microprocessor, for example, when an abnormal state is indicated by a 4-bit or 8-bit digital signal, the control unit 20 stores the digital signal and the memory in a memory using a look-up table method. If the digital signal indicates an "abnormal" state, a batch reset instruction signal can be output.
  • the reset signal generation unit 17 Upon receiving the batch reset instruction signal output from the control unit 20, the reset signal generation unit 17 generates a reset instruction signal RSTn for resetting the load signal generation operation in the load signal generation unit 15A, and generates the load signal generation unit 15A. Give to.
  • the counter When the load signal generator 15A is configured by a counter, the counter is reset when the counter receives the reset instruction signal RSTn.
  • the reset signal generation unit 17 receives a first clock CLK1 and a second clock CLK2 in addition to the batch reset instruction signal.
  • the load signal generator 15A is, for example, a counter, and generates the load signal Load in synchronization with the second clock CLK2. If the load signal generation unit 15A is, for example, a 3-bit counter, the number of pulses of the input clock becomes five, and if 101 is represented by a binary number, one pulse is generated. If a logical circuit of a logical sum (AND) in which the reference bit for comparison is 1, 0, 1 is connected to each output 101 of each bit, the load signal is output only when the condition of 101 is satisfied. A Load pulse can be output. When the count value of the counter is reset to the initial value 0, the timing at which the load signal Load rises is changed.
  • the second clock CLK2 input to the reset signal generation unit 17 is a reference clock for generating the reset instruction signal RSTn. That is, the second clock CLK2 is input to both the load signal generator 15B and the reset signal generator 17, and the operation between these generators is synchronized with the second clock CLK2. Therefore, since the reset timing does not become asynchronous, an error hardly occurs at the time of reset.
  • the output timing of the reset instruction signal RSTn in the reset signal generator 17 is adjusted by the first clock CLK1.
  • the first clock CLK1 is commonly input to a plurality of serializer circuits 10. Therefore, the common first clock CLK1 is used as the output timing of the reset instruction signal RSTn in order to operate the plurality of serializer circuits 10 (the plurality of lanes) in a coordinated manner.
  • Each reset signal generation unit 17 then generates a reset instruction signal RSTn based on the rising timing (or falling timing) of the common first clock CLK1.
  • the reset instruction signal RSTn is generated in synchronization with the next and subsequent pulses of the second clock CLK2.
  • FIG. 3 is a diagram illustrating a configuration example of the serializer circuit.
  • Serializer 10B shown in this figure is used as each serializer circuit 10 n in FIG.
  • the serializer circuit 10B serializes the parallel data Par_Data input in synchronization with the first clock CLK1, and outputs the serial data Ser_Data in synchronization with the second clock CLK2.
  • the cycle of the second clock CLK2 is shorter than the cycle of the first clock CLK1.
  • the serializer circuit 10B includes a first latch unit 12, a second latch unit 13, a conversion unit 14, a load signal generation unit 15B, a phase difference detection unit 16, and a reset signal generation unit 17.
  • the serializer circuit 10B shown in FIG. 3 is different in that it includes a first latch section 12 and a second latch section 13 instead of the latch section 11, and And a load signal generation unit 15B in place of the load signal generation unit 15A.
  • the load signal generator 15B is different from the load signal generator 15A in that the load signal generator 15B further generates the third clock CLK3 from the second clock CLK2.
  • the first latch unit 12 latches the input parallel data Par_Data at the timing specified by the first clock CLK1, and outputs the latched parallel data Par_Data.
  • the second latch unit 13 latches and outputs the parallel data latched and output by the first latch unit 12 at the timing specified by the third clock CLK3.
  • the third clock CLK3 has the same cycle as the first clock CLK1.
  • Each of the first latch unit 12 and the second latch unit 13 may have a configuration in which, for example, flip-flops of the number of bits of the parallel data Par_Data or more are arranged in parallel.
  • the conversion unit 14 latches the parallel data latched and output by the second latch unit 13 at the timing specified by the load signal Load, and synchronizes the latched data as serial data Ser_Data in synchronization with the second clock CLK2. Output.
  • the load signal Load has the same cycle as the first clock CLK1.
  • the conversion unit 14 has, for example, a configuration including a shift register in which a plurality of flip-flops are connected in series, latches parallel data in each flip-flop of the shift register according to an instruction of the load signal Load, and instructs the second clock CLK2. Thus, the shift register can be shifted to output serial data Ser_Data.
  • the load signal generator 15B generates the third clock CLK3 by dividing the frequency of the second clock CLK2, and generates the load signal Load based on the third clock CLK3.
  • the load signal generation unit 15B can reset the frequency division operation and reset the load signal generation operation according to the instruction of the reset instruction signal RSTn.
  • the load signal generation unit 15B can be configured to include, for example, a counter and a shift register.
  • the load signal generator 15B performs a counter operation in accordance with the instruction of the second clock CLK2 to generate a divided clock (third clock CLK3).
  • the third clock CLK3 output from the load signal generation unit 15B is provided to the second latch unit 13.
  • the load signal generation unit 15B uses the third clock CLK3 as input data of the first-stage flip-flop of the shift register, and in accordance with the instruction of the second clock CLK2 (or another clock having a shorter cycle than the first clock CLK1). Of the shift register, and a signal output from the last flip-flop of the shift register can be used as the load signal Load.
  • the load signal Load output from the load signal generator 15B is provided to the converter 14.
  • the phase difference detector 16 detects a phase difference between the load signal Load and the first clock CLK1. Alternatively, the phase difference detector 16 may detect a phase difference between the third clock CLK3 and the first clock CLK1.
  • the phase difference detection unit 16 outputs an abnormality detection signal to the control unit 20 when the detected phase difference is abnormal.
  • the reset signal generation unit 17 When receiving the batch reset instruction signal output from the control unit 20, the reset signal generation unit 17 generates a reset instruction signal RSTn for resetting the load signal generation operation in the load signal generation unit 15B, and generates the reset signal RSTn. Give to.
  • a configuration in which the latch unit 11 is provided before the conversion unit 14 that inputs parallel data and outputs serial data (FIG. 2) is preferable, and a configuration in which two-stage latch units 12 and 13 are provided (FIG. 3) is more preferable. preferable.
  • FIG. 2 A configuration in which the latch unit 11 is provided before the conversion unit 14 that inputs parallel data and outputs serial data
  • FIG. 3 A configuration in which two-stage latch units 12 and 13 are provided
  • the variation in delay between bits of the parallel data Par_Data tends to be large, and if the setup time varies in a severe setup, the delay of the output data from the latch unit also varies greatly. As a result, the timing between the output data of the latch unit and the load signal Load becomes strict.
  • the timing constraint on the output data of the first latch section is limited only to the rising edge of the third clock CLK3, and the timing constraint can be eased.
  • FIGS. 4 and 5 are timing charts for explaining the operation of the serializer circuit. These figures show, in order from the top, the first clock CLK1, the parallel data Par_Data input to the latch unit 11 or the first latch unit 12, the load signal Load, the second clock CLK2, and the serial data Ser_Data #. In these figures, the parallel data Par_Data is 5-bit data.
  • the parallel data Par_Data, the first clock CLK1, and the second clock CLK2 are input to the serializer circuit.
  • the first clock CLK1 is synchronized with the parallel data Par_Data.
  • the second clock CLK2 is synchronized with the serial data Ser_Data.
  • the cycle of the second clock CLK2 is shorter than the cycle of the first clock CLK1.
  • the load signal Load has the same cycle as the first clock CLK1.
  • the phase difference between the first clock CLK1 and the load signal Load falls within an appropriate range according to the margins of the setup time and the hold time when the conversion unit 14 performs the latch operation. It is important to be set.
  • the phase difference between the first clock CLK1 and the load signal Load depends on the margins of the setup time and the hold time in the latch operation by the converter 14. May fall outside the proper range. Factors that cause such a situation include a malfunction of the load signal generator due to noise and a shift in the phase of the first clock due to a temperature change.
  • Patent Documents 2 and 3 detect a phase difference between the first clock CLK1 and the load signal Load, and generate a load signal when the detected phase difference is out of an appropriate range. Reset or temporarily suspend the operation of the load signal generation unit. By doing so, the serializer circuit can recover the phase difference between the first clock CLK1 and the load signal Lod within an appropriate range, and can quickly reduce the bit error rate with a simple configuration. it can.
  • FIG. 6 is a timing chart for explaining a problem of the operation of the multi-lane serializer device including the multi-lane serializer circuit. This figure shows, in order from the top, in the timing chart T10 1 of the first serializer circuit 10 1, the first clock CLK1, parallel data Par_Data, and load signal Load, the second clock CLK2 and the serial data Ser_Data shown. In the timing chart T10 2 of the second serializer circuit 10 2, the first clock CLK1, parallel data Par_Data, and load signal Load, the second clock CLK2 and the serial data Ser_Data shown.
  • the input timing of the first clock CLK1 to each serializer circuit is slightly different from each other due to the skew between the lanes. Therefore, if the reset or temporary stop of the load signal generation operation is individually performed when necessary in each serializer circuit, the serial data output timing may be greatly different between the serializer circuits of a plurality of lanes.
  • the input timing of the first clock CLK1 to the second serializer circuit is later than the input timing of the first clock CLK1 to the first serializer circuit.
  • the phase of the load signal Load is slightly advanced, but the phase difference between the first clock CLK1 and the load signal Load is within an appropriate range.
  • the phase of the load signal Load is greatly advanced, and the phase difference between the first clock CLK1 and the load signal Load is out of the proper range.
  • the load signal generation operation in the section is reset. As a result, the required specifications for the IPS may not be satisfied between the serial data output from each of the first serializer circuit and the second serializer circuit.
  • the multi-lane serializer device 1 is provided to solve such a problem.
  • the bit error rate can be reduced early with a simple configuration.
  • the IPS between the serializer circuits of the lanes can be reduced.
  • the phase difference detector 16 of each of the N serializer circuits 10 1 to 10 N detects the phase difference between the load signal Load and the first clock CLK1, and the detected phase difference is If abnormal (when the phase difference is not within the appropriate range), an abnormality detection signal is output to the control unit 20.
  • the controller 20 sends a batch reset instruction signal to each of the N serializer circuits 10 1 to 10 N.
  • the reset signal generation unit 17 upon receiving the batch reset instruction signal output from the control unit 20, the reset signal generation unit 17 sends the reset instruction signal RSTn to the load signal generation units 15A and 15B. And reset the load signal generation operation in the load signal generation units 15A and 15B.
  • the N serializer circuits 10 1 to 10 N load signal generating unit 15A in all of the 1 ⁇ 10 N, load signal generation operation at 15B is reset. By doing so, the IPS between the serializer circuits of a plurality of lanes can be reduced.
  • the above-described multi-lane serializer device includes the plurality of serializer circuits 10n (10A, 10B) and the control unit 20 including the output terminal of the batch reset instruction signal.
  • Each serializer circuit 10n (10A, 10B) includes a parallel-serial converter (converter 14), a load signal generator (15A, 15B), a reset signal generator 17, and a phase difference detector 16. ing.
  • a parallel-serial converter (parallel-serial converter) 14 converts a parallel data input terminal, an input terminal of a load signal Load for taking timing to hold parallel data, and the held parallel data into serial data. It includes an input terminal for a clock (second clock CLK2) for setting the timing, and an output terminal for serial data.
  • the load signal generators (15A, 15B) have an input terminal for the clock (second clock CLK2), an output terminal for a load signal Load generated by dividing the clock, and an input for receiving the reset instruction signal RSTn. And a terminal.
  • the reset signal generator 17 includes an input terminal for the batch reset instruction signal and an output terminal for the reset instruction signal RSTn.
  • the phase difference detection unit 16 includes an input terminal for the reference clock (first clock CLK1), an input terminal for the load signal Load, and an output terminal.
  • the control unit 20 controls the abnormality detection signal (eg, The batch reset instruction signal is generated on the basis of a phase difference between the load signal Load and the first clock CLK1 that exceeds a reference value. Note that the above clock is also referred to as a clock signal.
  • the reset signal generator 17 when the reset signal generator 17 receives the batch reset instruction signal, the reset signal generator 17 outputs a reset instruction signal RSTn to the load signal generator 15A (or 15B). Thereby, the load signal generation unit 15A (or 15B) is reset.
  • the load signal generator 15A (or 15B) is a counter that counts the number of pulses of the second clock CLK2 and outputs a load signal Load when the count value reaches a predetermined number. When this counter is reset, the timing of the rise of the load signal Load is changed.
  • the first clock CLK1 and the second clock CLK2 are also input to the reset signal generation unit 17.
  • the load signal generator as a counter can be reset. Note that, as described above, the output timing of the reset instruction signal RSTn can be adjusted based on the first clock CLK1 and the second clock CLK2.
  • each serializer circuit further includes a latch unit 11 having a parallel data input terminal and a parallel data output terminal, and the output terminal of the latch unit 11 has a parallel-serial conversion function. Section (the conversion section 14).
  • each serializer circuit includes a first latch unit 12 having a parallel data input terminal, a parallel data output terminal, a parallel data input terminal, and a parallel data output terminal. And an output terminal of the first latch unit 12 is connected to an input terminal of the second latch unit 13, and an output terminal of the second latch unit 13 is connected to a parallel-serial conversion unit (conversion unit). Section 14).
  • the configuration of the present embodiment may be applied to a video transmission interface such as a display interface used for a display device such as a television and a monitor, and a camera interface used for an imaging device such as a camera and a video.
  • a video transmission interface such as a display interface used for a display device such as a television and a monitor, and a camera interface used for an imaging device such as a camera and a video.
  • a request for delay and IPS is higher than other data communication methods, It is often difficult or impossible to retransmit when communication fails.
  • a high-speed video transmission interface has been demanded along with high definition of video, and if this is to be realized by a configuration using a FIFO or the like as in other data communication systems, a high-speed video transmission interface is required.
  • the configuration of the present embodiment can reduce the IPS between the serializer circuits of a plurality of lanes. Therefore, even if the configuration is applied to the video transmission interface as described above, the real-time performance and smoothness of high-speed video transmission can be improved. Either or both of them can be secured, and increase in power and area when formed into an integrated circuit can be suppressed.
  • Multi-lane serializer apparatus 10 1 to 10 N , 10A, 10B ... Serializer circuit, 11 ... Latch section, 12 ... First latch section, 13 ... Second latch section, 14 ... Conversion section, 15A, 15B ... Load Signal generation unit, 16: phase difference detection unit, 17: reset signal generation unit, 20: control unit.

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Abstract

複数レーン・シリアライザ装置１は、複数のシリアライザ回路１０１～１０Ｎおよび制御部２０を備える。各シリアライザ回路の位相差検出部は、ロード信号と第１クロックとの間の位相差を検出し、その検出した位相差が異常である場合に異常検知信号を制御部２０へ出力する。制御部２０は、何れかのシリアライザ回路から異常検知信号を受け取ると、全てのシリアライザ回路へ一括リセット指示信号を送る。そして、全てのシリアライザ回路において、リセット信号生成部は、制御部２０から出力された一括リセット指示信号を受け取ると、リセット指示信号をロード信号生成部へ与えて、ロード信号生成部におけるロード信号生成動作をリセットさせる。

Description

複数レーン・シリアライザ装置
　本発明は、複数レーンのシリアライザ回路を備える複数レーン・シリアライザ装置に関するものである。
　シリアライザ回路は、第１クロックに同期して入力されるパラレルデータをシリアライズして、当該シリアルデータを第２クロックに同期して出力する。シリアライザ回路は、第１クロックと同周期のロード信号が指示するタイミングでパラレルデータをラッチして、そのラッチしたデータを第２クロックに同期してシリアルデータとして出力する。第２クロックの周期は第１クロックの周期より短い。ロード信号は、第１クロックと同周期であり、第２クロックに基づいて生成される（特許文献１参照）。
　シリアライザ回路において、パラレルデータを確実にラッチすることができるように、ラッチ動作の際のセットアップ・タイムおよびホールド・タイムそれぞれのマージンに応じて、第１クロックとロード信号との間の位相差は適正範囲内に設定されることが重要である。
　ノイズに因る誤動作や温度変化によって第１クロックとロード信号との間の位相差が適正範囲から外れると、シリアライザ回路から出力されるシリアルデータにエラーが生じる。シリアライザ回路から出力されるシリアルデータを受信する受信装置により、その受信したデータのビットエラーレートが大きいことが検出されると、その旨が受信装置から送信側のシリアライザ回路へ通知される。そして、その通知を受けたシリアライザ回路において、第１クロックとロード信号との間の位相差が適正範囲内に回復するようにロード信号生成動作がリセットされる。
　しかし、ビットエラーレートが大きい旨を受信装置から送信側のシリアライザ回路へ通知するシステム構成は、双方向通信を前提とするものであり、また、受信側から送信側のシリアライザ回路への通信が高速であることを前提とするものである。
　受信側から送信側への通信線が存在しない場合には、ビットエラーレートが大きい旨を受信装置から送信側のシリアライザ回路へ通知することができず、シリアライザ回路において第１クロックとロード信号との間の位相差を適正範囲内に回復させることができない。
　受信側から送信側への通信線が存在していても該通信線が簡易なものであって低速である場合には、ビットエラーレートが大きい旨を受信装置から送信側のシリアライザ回路へ通知するのに長時間を要し、シリアライザ回路において第１クロックとロード信号との間の位相差を適正範囲内に回復させる迄に長時間を要するので、長時間に亘ってビットエラーレートが大きい状態が続くことになる。
　このような問題を解消することを意図した発明が特許文献２，３に開示されている。これらの文献に記載されたシリアライザ回路は、第１クロックとロード信号との間の位相差を検出して、その検出した位相差が適正範囲から外れている場合に、ロード信号を生成するロード信号生成部の動作をリセットし又は一時停止させる。このようにすることで、シリアライザ回路は、第１クロックとロード信号との間の位相差を適正範囲内に回復させることができ、簡易な構成で早期にビットエラーレートを低減することができる。
米国特許第７７４６２５１号明細書 特開２０１７－１２３６０７号公報 特開平６－２４４７３９号公報
　しかし、本発明者の知見によれば、複数レーンのシリアライザ回路を備える複数レーン・シリアライザ装置において、各シリアライザ回路を特許文献２，３に開示された発明の構成とすると、次のような問題が生じる場合がある。すなわち、レーン間スキューにより、各シリアライザ回路への第１クロックの入力タイミングが互いに僅かに異なる。したがって、各シリアライザ回路において個々に必要時にロード信号生成動作のリセットまたは一時停止を行うと、複数レーンのシリアライザ回路の間でシリアルデータの出力タイミングが大きく異なってしまう場合がある。その結果、複数レーンのシリアライザ回路それぞれから出力されるシリアルデータの間でInter Pair Skew（ＩＰＳ）に対する要求仕様が満たされない場合がある。ＩＰＳは、複数レーンのシリアライザ回路の間のシリアルデータの出力タイミングの差をシリアルデータのビット数で表したものである。
　複数レーンのシリアライザ回路の間でＩＰＳがある場合であっても、ＦＩＦＯ（First-In First-Out）メモリを用いることで、ＩＰＳの問題に対処することができる。しかし、高速化に応じて、大容量のＦＩＦＯが必要になることから、ＦＩＦＯの消費電力が増大し、ＦＩＦＯのレイアウト面積が大きくなり、また、ＦＩＦＯによる遅延が大きくなる。したがって、複数レーンのシリアライザ回路の間のＩＰＳを小さくすることが望まれる。
　本発明は、上記問題点を解消する為になされたものであり、各シリアライザ回路において簡易な構成で早期にビットエラーレートを低減することができるとともに、複数レーンのシリアライザ回路の間のＩＰＳを小さくすることができる複数レーン・シリアライザ装置を提供することを目的とする。
　本発明の複数レーン・シリアライザ装置は、（１）　各々、第１クロックに同期して入力されるパラレルデータをシリアライズして、当該シリアルデータを第２クロックに同期して出力する複数のシリアライザ回路と、（２）　複数のシリアライザ回路の動作を制御する制御部と、を備える。複数のシリアライザ回路それぞれは、（ａ）　第１クロックと同周期のロード信号が指示するタイミングでパラレルデータをラッチして、そのラッチしたデータを第２クロックに同期してシリアルデータとして出力する変換部と、（ｂ）　第２クロックに基づいてロード信号を生成し、リセット指示信号を受けてロード信号生成動作をリセットするロード信号生成部と、（ｃ）　ロード信号と第１クロックとの間の位相差を検出し、その検出した位相差が異常である場合に異常検知信号を制御部へ出力する位相差検出部と、（ｄ）　制御部から出力された一括リセット指示信号を受け取ると、リセット指示信号を生成してロード信号生成部へ与えるリセット信号生成部と、を含む。制御部は、複数のシリアライザ回路のうちの何れかのシリアライザ回路の位相差検出部から異常検知信号を受け取ると、複数のシリアライザ回路それぞれのリセット信号生成部に対して一括リセット指示信号を与える。
　本発明において、複数のシリアライザ回路それぞれは、（ｅ）　入力されるパラレルデータを、第１クロックが指示するタイミングでラッチするラッチ部を更に含むのが好適である。この場合、複数のシリアライザ回路それぞれにおいて、変換部は、ラッチ部によりラッチされて出力されるパラレルデータを、ロード信号が指示するタイミングでラッチする。
　複数のシリアライザ回路それぞれは、（ｆ）　入力されるパラレルデータを、第１クロックが指示するタイミングでラッチする第１ラッチ部と、（ｇ）　第１ラッチ部によりラッチされて出力されるパラレルデータを、第１クロックと同周期の第３クロックが指示するタイミングでラッチする第２ラッチ部と、を更に含むのが好適である。この場合、複数のシリアライザ回路それぞれにおいて、変換部は、第２ラッチ部によりラッチされて出力されるパラレルデータを、ロード信号が指示するタイミングでラッチする。
　本発明によれば、各シリアライザ回路において簡易な構成で早期にビットエラーレートを低減することができるとともに、複数レーンのシリアライザ回路の間のＩＰＳを小さくすることができる。
図１は、複数レーン・シリアライザ装置１の構成を示す図である。 図２は、シリアライザ回路の構成例を示す図である。 図３は、シリアライザ回路の構成例を示す図である。 図４は、シリアライザ回路の動作を説明するタイミングチャートである。 図５は、シリアライザ回路の動作を説明するタイミングチャートである。 図６は、複数レーンのシリアライザ回路を備える複数レーン・シリアライザ装置の動作の問題を説明するタイミングチャートである。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　図１は、複数レーン・シリアライザ装置１の構成を示す図である。複数レーン・シリアライザ装置１は、複数のシリアライザ回路１０１～１０Ｎおよび制御部２０を備える。各シリアライザ回路１０ｎは、第１クロックＣＬＫ１に同期して入力されるパラレルデータPar_Dataをシリアライズして、当該シリアルデータSer_Dataを第２クロックＣＬＫ２に同期して出力する。Ｎは２以上の整数であり、ｎは１以上Ｎ以下の各整数である。各シリアライザ回路１０ｎは、異常検知信号を制御部２０へ送ることができる。制御部２０は、Ｎ個のシリアライザ回路１０１～１０Ｎのうちの何れかのシリアライザ回路から異常検知信号を受け取ると、Ｎ個のシリアライザ回路１０１～１０Ｎそれぞれへ一括リセット指示信号を送る。
　図１には、第１シリアライザ回路（1st serializer）１０１、第２シリアライザ回路（2nd serializer）１０２、第Ｎシリアライザ回路（Nth serializer）１０Ｎ、制御部（controller）２０が示されている。いずれかのシリアライザから、異常検知信号が出力された場合、異常検知信号は制御部２０に入力される。制御部２０は、異常検知信号が入力されると、各シリアライザに、一括リセット指示信号を送信する。一括リセット指示信号の受信により、シリアライザ回路１０１～１０Ｎはリセットされる。
　それぞれのシリアライザ回路（１０１～１０Ｎ）は、パラレルデータＰａｒ＿Ｄａｔｅが入力される複数の入力端子と、シリアルデータSer_Dataを出力する１つの出力端子と、を備えている。第１シリアライザ回路１０１は、パラレルデータＰａｒ＿ＤａｔｅをシリアルデータSer_Dataに変換する。
　図２は、シリアライザ回路の構成例を示す図である。この図に示されるシリアライザ回路１０Ａは、図１中の各シリアライザ回路１０ｎとして用いられるものである。シリアライザ回路１０Ａは、第１クロックＣＬＫ１に同期して入力されるパラレルデータPar_Dataをシリアライズして、当該シリアルデータSer_Dataを第２クロックＣＬＫ２に同期して出力する。第２クロックＣＬＫ２の周期は第１クロックＣＬＫ１の周期より短い。シリアライザ回路１０Ａは、ラッチ部１１（latch circuit）、変換部（converter）１４、ロード信号生成部(load signal generator）１５ａ、位相差検出部（phase difference detector）１６およびリセット信号生成部（reset signal generator）１７を含む。
　ラッチ部１１は、入力されるパラレルデータPar_Dataを、第１クロックＣＬＫ１が指示するタイミングでラッチする。ラッチ部１１は、例えば、パラレルデータPar_Dataのビット数またはそれ以上の個数のフリップフロップが並列的に配置された構成とすることができる。ラッチ部１１は、パラレルデータＰａｒａ＿Ｄａｔａが入力される複数の入力端子と、保持したパラレルデータＰａｒａ＿Ｄａｔａの値を出力する複数の出力端子とを備えている。
　変換部１４は、パラレルデータをシリアルデータに変換する。変換部１４は、ラッチ部１１によりラッチされて出力されるパラレルデータを、ロード信号Ｌｏａｄが指示するタイミングでラッチして、そのラッチしたデータを第２クロックＣＬＫ２に同期してシリアルデータSer_Dataとして出力する。ロード信号Ｌｏａｄは第１クロックＣＬＫ１と同周期である。変換部１４は、例えば、複数のフリップフロップが直列的に接続されたシフトレジスタを含む構成とし、ロード信号Ｌｏａｄの指示によりパラレルデータをシフトレジスタの各フリップフロップでラッチし、第２クロックＣＬＫ２の指示によりシフトレジスタをシフト動作させてシリアルデータSer_Dataを出力することができる。変換部１４は、ラッチ部１１から出力されたパラレルデータが入力される入力端子と、シリアル変換後のシリアルデータを出力する出力端子とを備えている。
　ロード信号生成部１５Ａは、第２クロックＣＬＫ２に基づいてロード信号Ｌｏａｄを生成する。また、ロード信号生成部１５Ａは、リセット指示信号ＲＳＴｎの指示によりロード信号生成動作をリセットすることができる。ロード信号生成部１５Ａは、例えば、カウンタおよびシフトレジスタを含む構成とすることができる。ロード信号生成部１５Ａは、第２クロックＣＬＫ２の指示によりカウンタ動作を行なって分周クロックを生成し、リセット指示信号ＲＳＴｎの指示によりカウンタ動作をリセットすることができる。また、ロード信号生成部１５Ａは、分周クロックをシフトレジスタの初段のフリップフロップの入力データとし、第２クロックＣＬＫ２（または、第１クロックＣＬＫ１より短周期の他のクロック）の指示によりシフトレジスタをシフト動作させて、シフトレジスタの最終段のフリップフロップから出力される信号をロード信号Ｌｏａｄとすることができる。ロード信号生成部１５Ａから出力されるロード信号Ｌｏａｄは、変換部１４に与えられる。ロード信号生成部１５Ａは、リセット可能な分周器（カウンタ）から構成することができ、第２クロックＣＬＫ２が入力される入力端子と、分周後のクロックが出力される出力端子とを備えている。
　位相差検出部１６は、ロード信号Ｌｏａｄと第１クロックＣＬＫ１との間の位相差を検出し、その検出した位相差が異常である場合に異常検知信号を制御部２０へ出力する。位相差検出部１６は、第１クロックＣＬＫ１が入力される第１入力端子と、ロード信号Ｌｏａｄが入力される第２入力端子と、これらの２つの入力信号の位相差に応じた異常検知信号を出力する出力端子とを備えている。位相差検出部１６は、位相比較器（Phase Comparator）、位相周波数比較器（Phase Frequency Comparator）又はソフトウエアとマイクロプロセッサから構成することができ、２つの入力信号の位相差に応じた異常検知信号を出力する。
　異常検知信号は、（ｉ）２つの入力信号の位相差に応じた電圧値である場合、（ｉｉ）この電圧値を更に比較器を用いて閾値判定して、電圧値が閾値を超えた場合に異常であるという意味を示すパルス信号である場合、（ｉｉｉ）上記の電圧値又はパルス信号をデジタル値に変換したデジタル信号である場合などがある。
　図１を再び参照すると、制御部２０は、異常検知信号が入力される入力端子と、一括リセット指示信号を出力する出力端子とを備えている。制御部２０は、比較器、論理回路、又は、ソフトウエア及びマイクロプロセッサから構成することができる。異常検知信号が上記（ｉ）の場合、制御部２０は例えば比較器とすることができ、制御部２０は、異常判定の閾値電圧が入力される参照入力端子と、異常検知信号が入力される入力端子とを備えている。異常検知信号が上記（ｉｉ）の場合は、この比較器の機能は、位相差検出部１６が有していることになる。いずれの構成の場合も、位相差に応じた電圧値のレベルが、閾値電圧よりも高い場合には、制御部２０は、一括リセット指示信号（パルス信号）を出力することができる。
　上記（ｉｉｉ）の場合、すなわち、デジタル信号を位相差検出部１６が出力する場合、又は、制御部２０自体が入力信号のデジタル変換機能を有している場合には、制御部２０は、論理回路、又は、ソフトウエア及びマイクロプロセッサを使って構成することも可能である。異常状態を意味する異常検知信号が、デジタル信号（ビット列）からなる場合には、制御部２０は、デジタル信号の意味を判定し、特定のビット列の時に、一括リセット指示信号を出力する。制御部２０は、異常を示す異常検知信号（パルス信号）の数をカウントするカウンタであってもよく、この場合、カウント値が閾値を超えた場合には、異常と判定し、一括リセット指示信号を出力することができる。
　制御部２０が、ソフトウエア及びマイクロプロセッサからなる場合、例えば、異常状態が、４ビット又は８ビットのデジタル信号で示される場合には、ルックアップテーブル方式を用いて、デジタル信号とメモリに格納された状態とを対比し、デジタル信号が、「異常」状態を示す場合には、一括リセット指示信号を出力することもできる。
　リセット信号生成部１７は、制御部２０から出力された一括リセット指示信号を受け取ると、ロード信号生成部１５Ａにおけるロード信号生成動作をリセットするためのリセット指示信号ＲＳＴｎを生成してロード信号生成部１５Ａへ与える。
　ロード信号生成部１５Ａを、カウンタから構成する場合には、リセット指示信号ＲＳＴｎをカウンタが受信すると、カウンタはリセットされる。リセット信号生成部１７には、一括リセット指示信号の他、第１クロックＣＬＫ１と、第２クロックＣＬＫ２とが入力される。
　ロード信号生成部１５Ａは、一例としては、カウンタであり、第２クロックＣＬＫ２に同期して、ロード信号Ｌｏａｄを生成する。ロード信号生成部１５Ａが、例えば、３ビットのカウンタであれば、入力されたクロックのパルス数が５個になり、二進数で１０１を示せば、１つのパルスを生成する。各ビットの出力１０１のそれぞれに、比較の基準となるビットが１、０、１である論理和（ＡＮＤ）の論理回路を接続しておけば、１０１の条件が成立した場合にのみ、ロード信号Ｌｏａｄのパルスを出力することができる。カウンタにおけるカウント値が、初期値０にリセットされれば、ロード信号Ｌｏａｄの立ち上がるタイミングが変更される。
　リセット信号生成部１７に入力される第２クロックＣＬＫ２は、リセット指示信号ＲＳＴｎを生成するための基準クロックである。すなわち、第２クロックＣＬＫ２は、ロード信号生成部１５Ｂ及びリセット信号生成部１７の双方に入力され、これらの生成部間の動作は、第２クロックＣＬＫ２に同期している。したがって、リセットのタイミングが非同期にならないので、リセット時にエラーが発生しにくい。
　リセット信号生成部１７におけるリセット指示信号ＲＳＴｎの出力タイミングは、第１クロックＣＬＫ１によって調整される。第１クロックＣＬＫ１は、複数のシリアライザ回路１０に、共通して入力されている。したがって、複数のシリアライザ回路１０（複数レーン）を協調動作させるため、リセット指示信号ＲＳＴｎの出力タイミングとして、共通の第１クロックＣＬＫ１を用いている。共通の第１クロックＣＬＫ１の立ち上げりタイミング（又は立下りタイミング）を基準として、それぞれのリセット信号生成部１７は、その後に、リセット指示信号ＲＳＴｎを発生させる。第１クロックＣＬＫ１が入力された場合、その次以降の順番の第２クロックＣＬＫ２のパルスに同期して、リセット指示信号ＲＳＴｎを発生させる。
　図３は、シリアライザ回路の構成例を示す図である。この図に示されるシリアライザ回路１０Ｂは、図１中の各シリアライザ回路１０ｎとして用いられるものである。シリアライザ回路１０Ｂは、第１クロックＣＬＫ１に同期して入力されるパラレルデータPar_Dataをシリアライズして、当該シリアルデータSer_Dataを第２クロックＣＬＫ２に同期して出力する。第２クロックＣＬＫ２の周期は第１クロックＣＬＫ１の周期より短い。シリアライザ回路１０Ｂは、第１ラッチ部１２、第２ラッチ部１３、変換部１４、ロード信号生成部１５Ｂ、位相差検出部１６およびリセット信号生成部１７を含む。
　図２に示されたシリアライザ回路１０Ａの構成と比較すると、図３に示されるシリアライザ回路１０Ｂは、ラッチ部１１に替えて第１ラッチ部１２および第２ラッチ部１３を含む点で相違し、また、ロード信号生成部１５Ａに替えてロード信号生成部１５Ｂを含む点で相違する。ロード信号生成部１５Ｂは、ロード信号生成部１５Ａと比較して、第２クロックＣＬＫ２から第３クロックＣＬＫ３を更に生成する点が異なる。
　第１ラッチ部１２は、入力されるパラレルデータPar_Dataを、第１クロックＣＬＫ１が指示するタイミングでラッチして出力する。第２ラッチ部１３は、第１ラッチ部１２によりラッチされて出力されるパラレルデータを、第３クロックＣＬＫ３が指示するタイミングでラッチして出力する。第３クロックＣＬＫ３は第１クロックＣＬＫ１と同周期である。第１ラッチ部１２および第２ラッチ部１３それぞれは、例えば、パラレルデータPar_Dataのビット数またはそれ以上の個数のフリップフロップが並列的に配置された構成とすることができる。
　変換部１４は、第２ラッチ部１３によりラッチされて出力されるパラレルデータを、ロード信号Ｌｏａｄが指示するタイミングでラッチして、そのラッチしたデータを第２クロックＣＬＫ２に同期してシリアルデータSer_Dataとして出力する。ロード信号Ｌｏａｄは第１クロックＣＬＫ１と同周期である。変換部１４は、例えば、複数のフリップフロップが直列的に接続されたシフトレジスタを含む構成とし、ロード信号Ｌｏａｄの指示によりパラレルデータをシフトレジスタの各フリップフロップでラッチし、第２クロックＣＬＫ２の指示によりシフトレジスタをシフト動作させてシリアルデータSer_Dataを出力することができる。
　ロード信号生成部１５Ｂは、第２クロックＣＬＫ２を分周して第３クロックＣＬＫ３を生成し、第３クロックＣＬＫ３に基づいてロード信号Ｌｏａｄを生成する。ロード信号生成部１５Ｂは、リセット指示信号ＲＳＴｎの指示により、分周動作をリセットすることができ、ロード信号生成動作をリセットすることができる。ロード信号生成部１５Ｂは、例えば、カウンタおよびシフトレジスタを含む構成とすることができる。ロード信号生成部１５Ｂは、第２クロックＣＬＫ２の指示によりカウンタ動作を行なって分周クロック（第３クロックＣＬＫ３）を生成する。ロード信号生成部１５Ｂから出力される第３クロックＣＬＫ３は、第２ラッチ部１３に与えられる。また、ロード信号生成部１５Ｂは、第３クロックＣＬＫ３をシフトレジスタの初段のフリップフロップの入力データとし、第２クロックＣＬＫ２（または、第１クロックＣＬＫ１より短周期の他のクロック）の指示によりシフトレジスタをシフト動作させて、シフトレジスタの最終段のフリップフロップから出力される信号をロード信号Ｌｏａｄとすることができる。ロード信号生成部１５Ｂから出力されるロード信号Ｌｏａｄは、変換部１４に与えられる。
　位相差検出部１６は、ロード信号Ｌｏａｄと第１クロックＣＬＫ１との間の位相差を検出する。或いは、位相差検出部１６は、第３クロックＣＬＫ３と第１クロックＣＬＫ１との間の位相差を検出してもよい。位相差検出部１６は、その検出した位相差が異常である場合に異常検知信号を制御部２０へ出力する。リセット信号生成部１７は、制御部２０から出力された一括リセット指示信号を受け取ると、ロード信号生成部１５Ｂにおけるロード信号生成動作をリセットするためのリセット指示信号ＲＳＴｎを生成してロード信号生成部１５Ｂへ与える。
　パラレルデータを入力してシリアルデータを出力する変換部１４より前段に、ラッチ部１１を設ける構成（図２）が好ましく、また、２段のラッチ部１２，１３を設ける構成（図３）がより好ましい。このことについて以下に説明する。一般に、シリアライザ回路を含む送信装置を半導体基板上に形成する場合、シリアライザ回路のレイアウトはカスタム設計されるが、ラッチ部より前段の回路のレイアウトはＣＡＤシステムにより自動的に配置配線される。したがって、ラッチ部に入力されるパラレルデータPar_Dataの遅延が大きくなりがちであり、セットアップが厳しくなる。また、パラレルデータPar_Dataのビット間の遅延のばらつきも大きくなりがちであり、セットアップが厳しい状態でセットアップ・タイムがばらつくと、ラッチ部からの出力データの遅延も大きくばらつく。その結果、ラッチ部の出力データとロード信号Ｌｏａｄとの間のタイミングが厳しくなる。第１ラッチ部の後段に第２ラッチ部を設けることで、第１ラッチ部の出力データのタイミングの制約は第３クロックＣＬＫ３の立上りエッジのみとなり、タイミングの制約が緩和され得る。
　図４および図５は、シリアライザ回路の動作を説明するタイミングチャートである。これらの図には、上から順に、第１クロックＣＬＫ１、ラッチ部１１または第１ラッチ部１２に入力されるパラレルデータPar_Data、ロード信号Ｌｏａｄ、第２クロックＣＬＫ２およびシリアルデータSer_Data　が示されている。これらの図では、パラレルデータPar_Dataを５ビットデータとしている。
　シリアライザ回路には、パラレルデータPar_Data、第１クロックＣＬＫ１および第２クロックＣＬＫ２が入力される。これらの図に示されるように、第１クロックＣＬＫ１はパラレルデータPar_Dataに同期している。第２クロックＣＬＫ２はシリアルデータSer_Dataに同期している。第２クロックＣＬＫ２の周期は第１クロックＣＬＫ１の周期より短い。ロード信号Ｌｏａｄは第１クロックＣＬＫ１と同周期である。
　図４に示されるように、第１クロックＣＬＫ１とロード信号Ｌｏａｄとの間の位相差は、変換部１４によるラッチ動作の際のセットアップ・タイムおよびホールド・タイムそれぞれのマージンに応じて適正範囲内に設定されることが重要である。
　これに対して、図５に示されるように、第１クロックＣＬＫ１とロード信号Ｌｏａｄとの間の位相差は、変換部１４によるラッチ動作の際のセットアップ・タイムおよびホールド・タイムそれぞれのマージンに応じた適正範囲から外れる場合がある。このような事態が生じる要因としては、ノイズに因るロード信号生成部の誤動作、および、温度変化に因る第１クロックの位相のずれ、が挙げられる。
　特許文献２，３に開示された発明は、第１クロックＣＬＫ１とロード信号Ｌｏａｄとの間の位相差を検出して、その検出した位相差が適正範囲から外れている場合に、ロード信号を生成するロード信号生成部の動作をリセットし又は一時停止させる。このようにすることで、シリアライザ回路は、第１クロックＣＬＫ１とロード信号Ｌｏｄとの間の位相差を適正範囲内に回復させることができ、簡易な構成で早期にビットエラーレートを低減することができる。
　しかし、複数レーンのシリアライザ回路を備える複数レーン・シリアライザ装置において、各シリアライザ回路を特許文献２，３に開示された発明の構成とすると、次のような問題が生じる場合がある。図６は、複数レーンのシリアライザ回路を備える複数レーン・シリアライザ装置の動作の問題を説明するタイミングチャートである。この図には、上から順に、第１シリアライザ回路１０１のタイミングチャートＴ１０１においては、第１クロックＣＬＫ１、パラレルデータPar_Data、ロード信号Ｌｏａｄ、第２クロックＣＬＫ２およびシリアルデータSer_Data　が示されている。第２シリアライザ回路１０２のタイミングチャートＴ１０２においては、第１クロックＣＬＫ１、パラレルデータPar_Data、ロード信号Ｌｏａｄ、第２クロックＣＬＫ２およびシリアルデータSer_Data　が示されている。
　この図６に示されるように、レーン間スキューにより、各シリアライザ回路への第１クロックＣＬＫ１の入力タイミングが互いに僅かに異なる。したがって、各シリアライザ回路において個々に必要時にロード信号生成動作のリセットまたは一時停止を行うと、複数レーンのシリアライザ回路の間でシリアルデータの出力タイミングが大きく異なってしまう場合がある。
　図６に示される例では、第１シリアライザ回路への第１クロックＣＬＫ１の入力タイミングと比べて、第２シリアライザ回路への第１クロックＣＬＫ１の入力タイミングが遅い。第１シリアライザ回路においては、ロード信号Ｌｏａｄの位相が僅かに進んでいるものの、第１クロックＣＬＫ１とロード信号Ｌｏａｄとの間の位相差は適正範囲内にある。これに対して、第２シリアライザ回路においては、ロード信号Ｌｏａｄの位相が大きく進んでおり、第１クロックＣＬＫ１とロード信号Ｌｏａｄとの間の位相差が適正範囲から外れていたことから、ロード信号生成部におけるロード信号生成動作がリセットされる。その結果、第１シリアライザ回路および第２シリアライザ回路それぞれから出力されるシリアルデータの間でＩＰＳに対する要求仕様が満たされない場合がある。
　本実施形態の複数レーン・シリアライザ装置１は、このような問題点を解消する為になされたものであり、各シリアライザ回路において簡易な構成で早期にビットエラーレートを低減することができるとともに、複数レーンのシリアライザ回路の間のＩＰＳを小さくすることができる。
　すなわち、本実施形態では、Ｎ個のシリアライザ回路１０１～１０Ｎそれぞれの位相差検出部１６は、ロード信号Ｌｏａｄと第１クロックＣＬＫ１との間の位相差を検出し、その検出した位相差が異常である場合（位相差が適正範囲内にない場合）に異常検知信号を制御部２０へ出力する。制御部２０は、Ｎ個のシリアライザ回路１０１～１０Ｎのうちの何れかのシリアライザ回路から異常検知信号を受け取ると、Ｎ個のシリアライザ回路１０１～１０Ｎそれぞれへ一括リセット指示信号を送る。そして、Ｎ個のシリアライザ回路１０１～１０Ｎそれぞれにおいて、リセット信号生成部１７は、制御部２０から出力された一括リセット指示信号を受け取ると、リセット指示信号ＲＳＴｎをロード信号生成部１５Ａ，１５Ｂへ与えて、ロード信号生成部１５Ａ，１５Ｂにおけるロード信号生成動作をリセットさせる。
　このように、Ｎ個のシリアライザ回路１０１～１０Ｎのうちの何れかのシリアライザ回路においてロード信号Ｌｏａｄと第１クロックＣＬＫ１との間の位相差が異常である場合に、Ｎ個のシリアライザ回路１０１～１０Ｎの全てにおいてロード信号生成部１５Ａ，１５Ｂにおけるロード信号生成動作がリセットされる。このようにすることにより、複数レーンのシリアライザ回路の間のＩＰＳを小さくすることができる。
　以上、説明したように、上述の複数レーン・シリアライザ装置は、複数のシリアライザ回路１０ｎ（１０Ａ，１０Ｂ）と、一括リセット指示信号の出力端子を含む制御部２０とを備えている。それぞれのシリアライザ回路１０ｎ（１０Ａ，１０Ｂ）は、パラレル－シリアル変換部（変換部１４）と、ロード信号生成部（１５Ａ、１５Ｂ）と、リセット信号生成部１７と、位相差検出部１６とを備えている。
　パラレル－シリアル変換部（parallel-serial converter：変換部１４）は、パラレルデータの入力端子と、パラレルデータを保持するタイミングをとるためのロード信号Ｌｏａｄの入力端子と、保持したパラレルデータをシリアル変換する時のタイミングをとるためのクロック（第２クロックＣＬＫ２）の入力端子と、シリアルデータの出力端子と、を含む。
　ロード信号生成部（１５Ａ、１５Ｂ）は、前記クロック（第２クロックＣＬＫ２）の入力端子と、このクロックを分周して生成されるロード信号Ｌｏａｄの出力端子と、リセット指示信号ＲＳＴｎを受信する入力端子と、を含む。
　リセット信号生成部１７は、前記一括リセット指示信号の入力端子と、リセット指示信号ＲＳＴｎの出力端子と、を含む。
　位相差検出部１６は、基準クロック（第１クロックＣＬＫ１）の入力端子と、ロード信号Ｌｏａｄの入力端子と、出力端子と、を含み、制御部２０は、この出力端子からの異常検知信号（例；ロード信号Ｌｏａｄと第１クロックＣＬＫ１との間の位相差が基準値を超えた場合に異常とする）に基づき、前記一括リセット指示信号を生成する。なお、上記のクロックは、クロック信号とも言う。
　なお、図２（又は図３）において、リセット信号生成部１７が一括リセット指示信号を受信すると、リセット信号生成部１７は、ロード信号生成部１５Ａ（又は１５Ｂ）に、リセット指示信号ＲＳＴｎを出力し、これにより、ロード信号生成部１５Ａ（又は１５Ｂ）が、リセットされる。ロード信号生成部１５Ａ（又は１５Ｂ）は、第２クロックＣＬＫ２のパルス数をカウントし、カウント値が所定数になった場合にロード信号Ｌｏａｄを出力するカウンタである。このカウンタをリセットすると、ロード信号Ｌｏａｄの立ち上がりのタイミングが、変更される。ここで、リセット信号生成部１７には、一括リセット指示信号の他、第１クロックＣＬＫ１と、第２クロックＣＬＫ２も、入力されている。これらの第１クロックＣＬＫ１と第２クロックＣＬＫ２が、リセット信号生成部１７に入力されなくても、カウンタとしてのロード信号生成部のリセットは可能である。なお、上述のように、リセット指示信号ＲＳＴｎの出力タイミングは、第１クロックＣＬＫ１と、第２クロックＣＬＫ２に基いて、調整することができる。
　また、それぞれのシリアライザ回路は、図２に示したように、パラレルデータの入力端子と、パラレルデータの出力端子を備えるラッチ部１１を更に備え、このラッチ部１１の出力端子は、パラレルーシリアル変換部（変換部１４）の入力端子に接続されている。
　また、それぞれのシリアライザ回路は、図３に示したように、パラレルデータの入力端子と、パラレルデータの出力端子を備える第１ラッチ部１２と、パラレルデータの入力端子と、パラレルデータの出力端子を備える第２ラッチ部１３とを更に備え、第１ラッチ部１２の出力端子は、第２ラッチ部１３の入力端子に接続され、第２ラッチ部１３の出力端子は、パラレルーシリアル変換部（変換部１４）の入力端子に接続されている。
　また、本実施形態の構成は、テレビおよびモニタなどの表示装置に用いられるディスプレイ・インターフェース、ならびに、カメラおよびビデオなどの撮像装置に用いられるカメラ・インターフェースなどの、映像伝送インターフェースに適用してもよい。一般的に、上述したような映像伝送インターフェースでは、映像伝送のリアルタイム性および滑らかさの双方または何れか一方が重視されるので、他のデータ通信方式に比べて、遅延およびＩＰＳに対する要求が高く、通信が失敗したときに再送することが困難または不可能である場合が多い。さらに、昨今では映像の高精細化に伴って高速な映像伝送インターフェースが求められており、これを他のデータ通信方式のようにＦＩＦＯなどを用いた構成で実現しようとすると、高速な映像伝送のリアルタイム性および滑らかさの双方または何れか一方を確保するための要求を満たすことが難しいだけでなく、集積回路にしたときの電力および面積を増大化させてしまう。本実施形態の構成は、複数レーンのシリアライザ回路の間のＩＰＳを小さくすることが可能であるので、上述したような映像伝送インターフェースに適用しても、高速な映像伝送のリアルタイム性および滑らかさの双方または何れか一方を確保しつつ、かつ、集積回路にしたときの電力および面積の増大化を抑えることができる。
　１…複数レーン・シリアライザ装置、１０１～１０Ｎ，１０Ａ，１０Ｂ…シリアライザ回路、１１…ラッチ部、１２…第１ラッチ部、１３…第２ラッチ部、１４…変換部、１５Ａ，１５Ｂ…ロード信号生成部、１６…位相差検出部、１７…リセット信号生成部、２０…制御部。

Claims (6)

  1. 　各々、第１クロックに同期して入力されるパラレルデータをシリアライズして、当該シリアルデータを第２クロックに同期して出力する複数のシリアライザ回路と、
    　前記複数のシリアライザ回路の動作を制御する制御部と、
    　を備え、
    　前記複数のシリアライザ回路それぞれは、
    　前記第１クロックと同周期のロード信号が指示するタイミングで前記パラレルデータをラッチして、そのラッチしたデータを前記第２クロックに同期して前記シリアルデータとして出力する変換部と、
    　前記第２クロックに基づいて前記ロード信号を生成し、リセット指示信号を受けてロード信号生成動作をリセットするロード信号生成部と、
    　前記ロード信号と前記第１クロックとの間の位相差を検出し、その検出した位相差が異常である場合に異常検知信号を前記制御部へ出力する位相差検出部と、
    　前記制御部から出力された一括リセット指示信号を受け取ると、前記リセット指示信号を生成して前記ロード信号生成部へ与えるリセット信号生成部と、
    を含み、
    　前記制御部は、前記複数のシリアライザ回路のうちの何れかのシリアライザ回路の前記位相差検出部から前記異常検知信号を受け取ると、前記複数のシリアライザ回路それぞれの前記リセット信号生成部に対して前記一括リセット指示信号を与える、
    複数レーン・シリアライザ装置。
  2. 　前記複数のシリアライザ回路それぞれは、入力される前記パラレルデータを、前記第１クロックが指示するタイミングでラッチするラッチ部を更に含み、
    　前記複数のシリアライザ回路それぞれにおいて、前記変換部は、前記ラッチ部によりラッチされて出力されるパラレルデータを、前記ロード信号が指示するタイミングでラッチする、
    請求項１に記載の複数レーン・シリアライザ装置。
  3. 　前記複数のシリアライザ回路それぞれは、
    　入力される前記パラレルデータを、前記第１クロックが指示するタイミングでラッチする第１ラッチ部と、
    　前記第１ラッチ部によりラッチされて出力されるパラレルデータを、前記第１クロックと同周期の第３クロックが指示するタイミングでラッチする第２ラッチ部と、
    　を更に含み、
    　前記複数のシリアライザ回路それぞれにおいて、前記変換部は、前記第２ラッチ部によりラッチされて出力されるパラレルデータを、前記ロード信号が指示するタイミングでラッチする、
    請求項１に記載の複数レーン・シリアライザ装置。
  4. 　複数のシリアライザ回路と、一括リセット指示信号の出力端子を含む制御部と、を備えた複数レーン・シリアライザ装置において、
    　それぞれのシリアライザ回路は、
    　パラレルデータの入力端子と、パラレルデータを保持するタイミングをとるためのロード信号の入力端子と、保持したパラレルデータをシリアル変換する時のタイミングをとるためのクロックの入力端子と、シリアルデータの出力端子と、を含むパラレル－シリアル変換部と、
    　前記クロックの入力端子と、このクロックを分周して生成される前記ロード信号の出力端子と、リセット指示信号を受信する入力端子と、を含むロード信号生成部と、
    　前記一括リセット指示信号の入力端子と、前記リセット指示信号の出力端子と、を含むリセット信号生成部と、
    　基準クロックの入力端子と、前記ロード信号の入力端子と、出力端子と、を含み、前記制御部は、この出力端子からの異常検知信号に基づき、前記一括リセット指示信号を生成する、位相差検出部と、
    を備える複数レーン・シリアライザ装置。
  5. 　それぞれのシリアライザ回路は、
    　パラレルデータの入力端子と、パラレルデータの出力端子を備えるラッチ部を更に備え、前記ラッチ部の出力端子は、前記パラレル－シリアル変換部の入力端子に接続されている、請求項４に記載の複数レーン・シリアライザ装置。
  6. 　それぞれのシリアライザ回路は、
    　パラレルデータの入力端子と、パラレルデータの出力端子を備える第１ラッチ部と、
    　パラレルデータの入力端子と、パラレルデータの出力端子を備える第２ラッチ部と、
    を更に備え、
    　前記第１ラッチ部の出力端子は、前記第２ラッチ部の入力端子に接続され、
    　前記第２ラッチ部の出力端子は、前記パラレル－シリアル変換部の入力端子に接続されている、
    請求項４に記載の複数レーン・シリアライザ装置。
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