CN112470404A - 多通道串行器装置 - Google Patents
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Abstract
多通道串行器装置(1)具备多个串行器电路(101～10N)及控制部(20)。各串行器电路的相位差检测部对加载信号与第1时钟之间的相位差进行检测，在该检测出的相位差异常的情况下向控制部(20)输出异常检测信号。控制部(20)从任一个串行器电路接收到异常检测信号时，往全部的串行器电路发送批量重置指示信号。并且，在全部的串行器电路中，重置信号生成部在接收到从控制部(20)输出的批量重置指示信号时，将重置指示信号提供给加载信号生成部，使加载信号生成部的加载信号生成动作重置。
Description
技术领域
本发明涉及具备多通道的串行器电路的多通道串行器装置。
背景技术
串行器电路将同步于第1时钟而输入的并行数据进行串行化，将该串行数据同步于第2时钟而输出。串行器电路依照与第1时钟相同周期的加载信号所指示的定时将并行数据锁存，将该锁存的数据同步于第2时钟而输出为串行数据。第2时钟的周期比第1时钟的周期短。加载信号与第1时钟相同周期，且根据第2时钟而生成(参照专利文献1)。
在串行器电路中，为了能够确实地锁存并行数据，重要的在于，依照锁存动作时的建立时间(setup time)及保持时间(hold time)各自的余裕，将第1时钟与加载信号之间的相位差设定于合理范围内。
由于噪声所致的误动作、温度变动使得第1时钟与加载信号之间的相位差超出合理范围时，从串行器电路输出的串行数据中会发生错误。当通过接收从串行器电路输出的串行数据的接收装置，检测出该接收的数据的误码率大的情况时，从接收装置往发送侧的串行器电路通知该意旨。并且，在接收到该通知的串行器电路中，将加载信号生成动作重置，使得第1时钟与加载信号之间的相位差恢复为合理范围内。
然而，从接收装置往发送侧的串行器电路通知误码率大的意旨的系统结构前提在于：双向通信；此外，从接收侧往发送侧的串行器电路的通信为高速通信。
在不存在从接收侧往发送侧的通信线路的情况下，无法将误码率大的意旨从接收装置往发送侧的串行器电路通知，串行器电路中无法使第1时钟与加载信号之间的相位差恢复为合理范围内。
即使存在从接收侧往发送侧的通信线路，在该通信线路为简易线路且低速的情况下，要将误码率大的意旨从接收装置往发送侧的串行器电路通知仍需要长时间，在串行器电路中使第1时钟与加载信号之间的相位差恢复为合理范围内需要长时间，故长时间内持续误码率大的状态。
专利文献2、3中公开了意欲消解如此的问题的发明。记载于这些文献的串行器电路检测第1时钟与加载信号之间的相位差，在该检测出的相位差超出合理范围的情况下，使生成加载信号的加载信号生成部的动作重置或暂时停止。通过这样，串行器电路能够使第1时钟与加载信号之间的相位差恢复为合理范围内，能以简易的结构早期减低误码率。
[现有技术文献]
[专利文献]
[专利文献1]美国专利第7746251号说明书
[专利文献2]日本特开2017-123607号公报
[专利文献3]日本特开平6-244739号公报
发明内容
[发明要解决的问题]
然而，依照本发明人的发现，在具备多通道的串行器电路的多通道串行器装置中，当使各串行器电路为公开于专利文献2、3中的发明的结构时，有时发生如下问题。亦即，由于通道间延迟差(skew)，第1时钟往各串行器电路的输入定时彼此稍微不同。因此，在各串行器电路中当各自在必要时进行加载信号生成动作的重置或暂时停止时，有时在多通道的串行器电路之间串行数据的输出定时发生很大差异。其结果，有时从多通道的串行器电路分别输出的串行数据之间不符合对于对间延迟差(Inter Pair Skew)(IPS)的要求规格。IPS为利用串行数据的位数表示多通道的串行器电路之间的串行数据的输出定时之差。
即使在多通道的串行器电路之间存在IPS的情况下，仍可通过使用FIFO(First-InFirst-Out，先进先出)内存，从而应付IPS的问题。然而，对应于高速化，需要大容量的FIFO，故FIFO的消耗电力增大，FIFO的布局面积变大，此外FIFO所致的延迟变大。因此，寻求可减小多通道的串行器电路之间的IPS。
本发明是为了消解上述问题点而创作的，目的在于提供一种多通道串行器装置，在各串行器电路中能以简易的结构早期减低误码率，同时可减小多通道的串行器电路之间的IPS。
[用于解决问题的手段]
本发明的多通道串行器装置具备：(1)多个串行器电路，多个串行器电路中的各个串行器电路对同步于第1时钟而输入的并行数据进行串行化，同步于第2时钟而输出该串行数据；和(2)控制部，其控制多个串行器电路的动作。多个串行器电路中的各个串行器电路分别包含：(a)转换部，其依照与第1时钟相同周期的加载信号所指示的定时，将并行数据锁存，将该锁存的数据同步于第2时钟而作为串行数据输出；(b)加载信号生成部，其根据第2时钟生成加载信号，接收重置指示信号而重置加载信号生成动作；(c)相位差检测部，其对加载信号与第1时钟之间的相位差进行检测，在检测出的该相位差为异常的情况下向控制部输出异常检测信号；和(d)重置信号生成部，其在接收到从控制部输出的批量重置指示信号时，生成重置指示信号并提供给加载信号生成部。控制部在从多个串行器电路之中的任意串行器电路的相位差检测部接收到异常检测信号时，对多个串行器电路中的各个串行器电路的重置信号生成部提供批量重置指示信号。
在本发明中，优选多个串行器电路中的各个串行器电路进一步包含：(e)锁存部，其依照第1时钟所指示的定时，将输入的并行数据进行锁存。此情况下，在多个串行器电路中的各个串行器电路中，转换部依照加载信号所指示的定时，将通过锁存部锁存后输出的并行数据进行锁存。
优选，多个串行器电路中的各个串行器电路进一步包含：(f)第1锁存部，其依照第1时钟所指示的定时，将输入的并行数据进行锁存；和(g)第2锁存部，其依照与第1时钟相同周期的第3时钟所指示的定时，将通过第1锁存部锁存后输出的并行数据进行锁存。此情况下，在多个串行器电路中的各个串行器电路中，转换部依照加载信号所指示的定时，将通过第2锁存部锁存后输出的并行数据进行锁存。
发明的效果
依照本发明，各串行器电路中能以简易的结构早期减低误码率，同时可减小多通道的串行器电路之间的IPS。
附图说明
图1为示出多通道串行器装置1的结构的图。
图2为示出串行器电路的结构例的图。
图3为示出串行器电路的结构例的图。
图4为说明串行器电路的动作的时序图。
图5为就串行器电路的动作进行说明的时序图。
图6为就具备多通道的串行器电路的多通道串行器装置的动作的问题进行说明的时序图。
具体实施方式
以下，参照附图，详细说明本发明的实施方式。另外，附图的说明中对相同的要素标注相同的标号，省略重复的说明。本发明不限定于这些示例，应包含通过权利要求所示出的、与权利要求等同的意思及范围内的所有的变更。
图1为示出多通道串行器装置1的结构的图。多通道串行器装置1具备多个串行器电路101～10N及控制部20。各串行器电路10n将同步于第1时钟CLK1而输入的并行数据Par_Data串行化，将该串行数据Ser_Data同步于第2时钟CLK2而输出。N为2以上的整数，n为1以上N以下的各整数。各串行器电路10n可将异常检测信号送往控制部20。控制部20从N个串行器电路101～10N之中的任一个串行器电路接收到异常检测信号时，分别往N个串行器电路101～10N传送批量重置指示信号。
图1中，示出第1串行器电路(1st serializer)101、第2串行器电路(2ndserializer)102、第N串行器电路(Nth serializer)10N、控制部(controller)20。从任一个串行器输出异常检测信号的情况下，将异常检测信号输入至控制部20。控制部20被输入异常检测信号时，对各串行器发送批量重置指示信号。通过批量重置指示信号的接收，使得串行器电路101～10N被重置。
各个串行器电路(101～10N)具备被输入并行数据Par_Date的多个输入端子、和输出串行数据Ser_Data的1个输出端子。第1串行器电路101将并行数据Par_Date转换为串行数据Ser_Data。
图2为示出串行器电路的结构例的图。该图中示出的串行器电路10A用作为图1中的各串行器电路10n。串行器电路10A将同步于第1时钟CLK1而输入的并行数据Par_Data串行化，将该串行数据Ser_Data同步于第2时钟CLK2而输出。第2时钟CLK2的周期比第1时钟CLK1的周期短。串行器电路10A包含锁存部11(latch circuit)、转换部(converter)14、加载信号生成部(load signal generator)15a、相位差检测部(phase differencedetector)16及重置信号生成部(reset signal generator)17。
锁存部11将输入的并行数据Par_Data依照第1时钟CLK1指示的定时进行锁存。锁存部11例如可采用将并行数据Par_Data的位数或其以上的个数的触发器(flip flop)并列配置而成的结构。锁存部11具备被输入并行数据Para_Data的多个输入端子、和将保存的并行数据Para_Data的值输出的多个输出端子。
转换部14将并行数据转换为串行数据。转换部14依照加载信号Load指示的定时将通过锁存部11锁存而输出的并行数据进行锁存，将该锁存的数据同步于第2时钟CLK2而输出为串行数据Ser_Data。加载信号Load与第1时钟CLK1为相同周期。转换部14例如可采用包含将多个触发器串联连接而成的移位寄存器的结构，依照加载信号Load的指示，利用移位寄存器的各触发器对并行数据进行锁存，依照第2时钟CLK2的指示使移位寄存器进行移位动作而输出串行数据Ser_Data。转换部14具备从锁存部11输出的并行数据被输入的输入端子、和输出串行化转换后的串行数据的输出端子。
加载信号生成部15A根据第2时钟CLK2生成加载信号Load。此外，加载信号生成部15A可依照重置指示信号RSTn的指示而重置加载信号生成动作。加载信号生成部15A例如可采用包含计数器及移位寄存器的结构。加载信号生成部15A可依照第2时钟CLK2的指示进行计数动作而生成分频时钟，可依照重置指示信号RSTn的指示将计数动作重置。此外，加载信号生成部15A使分频时钟为移位寄存器的初级的触发器的输入数据，依照第2时钟CLK2(或比第1时钟CLK1的周期短的其他时钟)的指示使移位寄存器进行移位动作，可使从移位寄存器的最终级的触发器所输出的信号为加载信号Load。从加载信号生成部15A输出的加载信号Load被提供给转换部14。加载信号生成部15A可由能够重置的分频器(计数器)构成，具备被输入第2时钟CLK2的输入端子、和被输出分频后的时钟的输出端子。
相位差检测部16对加载信号Load与第1时钟CLK1之间的相位差进行检测，该检测出的相位差异常的情况下将异常检测信号往控制部20输出。相位差检测部16具备被输入第1时钟CLK1的第1输入端子、被输入加载信号Load的第2输入端子、和输出与这些两个输入信号的相位差对应的异常检测信号的输出端子。相位差检测部16可由相位比较器(PhaseComparator)、相位频率比较器(Phase Frequency Comparator)或软件与微处理器构成，输出与两个输入信号的相位差对应的异常检测信号。
存在异常检测信号为以下值的情况：(i)与两个输入信号的相位差对应的电压值；(ii)进一步使用比较器对该电压值进行阈值判定并在电压值超过阈值的情况下表示异常的意思的脉冲信号；(iii)将上述的电压值或脉冲信号转换为数字值后的数字信号。
再次参照图1，控制部20具备被输入异常检测信号的输入端子、和输出批量重置指示信号的输出端子。控制部20可由比较器、逻辑电路、或软件及微处理器构成。在异常检测信号为上述(i)的情况下，控制部20可采用例如比较器，控制部20具备被输入异常判定的阈值电压的参照输入端子、和被输入异常检测信号的输入端子。在异常检测信号为上述(ii)的情况下，该比较器的功能具有相位差检测部16。任一结构的情况下，皆可在与相位差对应的电压值的位准比阈值电压高的情况下，控制部20输出批量重置指示信号(脉冲信号)。
上述(iii)的情况下，亦即相位差检测部16输出数字信号的情况下，或控制部20本身具有输入信号的数字转换功能的情况下，控制部20亦可使用逻辑电路、或软件及微处理器而构成。表示异常状态的异常检测信号由数字信号(位串)构成的情况下，控制部20判定数字信号的意思，在特定的位串时，输出批量重置指示信号。控制部20可为对表示异常的异常检测信号(脉冲信号)的数量进行计数的计数器，此情况下，在计数值超过阈值时，可判定为异常，输出批量重置指示信号。
控制部20由软件及微处理器构成的情况下，例如在利用4位或8位的数字信号来表示异常状态时，使用查找表方式，将数字信号与储存于内存中的状态进行对比，在数字信号表示「异常」状态的情况下，输出批量重置指示信号。
当重置信号生成部17接收到从控制部20输出的批量重置指示信号时，生成用于重置加载信号生成部15A的加载信号生成动作的重置指示信号RSTn，提供给加载信号生成部15A。
在使加载信号生成部15A由计数器构成的情况下，当计数器接收到重置指示信号RSTn时，重置计数器。对于重置信号生成部17，除了批量重置指示信号以外，还输入第1时钟CLK1和第2时钟CLK2。
加载信号生成部15A作为一例为计数器，同步于第2时钟CLK2，生成加载信号Load。在加载信号生成部15A例如为3位的计数器时，输入的时钟的脉冲数为5个，如果二进制数表示为101，则生成1个脉冲。只要对各位的输出101分别连接作为比较的基准的位为1、0、1的逻辑和(AND)的逻辑电路，即可仅在101的条件成立的情况下，输出加载信号Load的脉冲。在计数器的计数值被重置为初始值0时，加载信号Load的上升定时被变更。
被输入至重置信号生成部17的第2时钟CLK2是为了生成重置指示信号RSTn用的基准时钟。亦即，第2时钟CLK2被输入至加载信号生成部15B及重置信号生成部17双方，这些生成部间的动作同步于第2时钟CLK2。因此，重置的定时不会变异步，故在重置时不易发生错误。
依照第1时钟CLK1来调整重置信号生成部17中的重置指示信号RSTn的输出定时。对多个串行器电路10共通地输入第1时钟CLK1。因此，为了使多个串行器电路10(多通道)协调动作，作为重置指示信号RSTn的输出定时，使用共通的第1时钟CLK1。以共通的第1时钟CLK1的上升定时(或下降定时)为基准，各个重置信号生成部17在之后产生重置指示信号RSTn。在被输入第1时钟CLK1的情况下，与接下来之后的顺序的第2时钟CLK2的脉冲同步，产生重置指示信号RSTn。
图3为表示串行器电路的结构例的图。此图示出的串行器电路10B用作为图1中的各串行器电路10n。串行器电路10B将同步于第1时钟CLK1而输入的并行数据Par_Data串行化，将该串行数据Ser_Data同步于第2时钟CLK2而输出。第2时钟CLK2的周期比第1时钟CLK1的周期短。串行器电路10B包含第1锁存部12、第2锁存部13、转换部14、加载信号生成部15B、相位差检测部16及重置信号生成部17。
与图2所示的串行器电路10A的结构比较时，图3所示的串行器电路10B的不同之处在于，代替锁存部11而包含第1锁存部12及第2锁存部13，此外代替加载信号生成部15A而包含加载信号生成部15B。加载信号生成部15B与加载信号生成部15A相比，不同之处在于由第2时钟CLK2进一步生成第3时钟CLK3。
第1锁存部12将输入的并行数据Par_Data依照第1时钟CLK1指示的定时进行锁存而输出。第2锁存部13将由第1锁存部12锁存后输出的并行数据，依照第3时钟CLK3指示的定时进行锁存而输出。第3时钟CLK3与第1时钟CLK1为相同周期。第1锁存部12及第2锁存部13分别例如可采用将并行数据Par_Data的位数或其以上的个数的触发器并列配置而成的结构。
转换部14将由第2锁存部13锁存后输出的并行数据，依照加载信号Load指示的定时进行锁存，将该锁存的数据同步于第2时钟CLK2而输出为串行数据Ser_Data。加载信号Load与第1时钟CLK1为相同周期。转换部14例如采用包含将多个触发器串联连接而成的移位寄存器的结构，依照加载信号Load的指示，利用移位寄存器的各触发器将并行数据进行锁存，依照第2时钟CLK2的指示使移位寄存器进行移位动作而输出串行数据Ser_Data。
加载信号生成部15B将第2时钟CLK2分频而生成第3时钟CLK3，根据第3时钟CLK3生成加载信号Load。加载信号生成部15B可依照重置指示信号RSTn的指示，重置分频动作，能够重置加载信号生成动作。加载信号生成部15B例如可采用包含计数器及移位寄存器的结构。加载信号生成部15B依照第2时钟CLK2的指示进行计数动作而生成分频时钟(第3时钟CLK3)。将从加载信号生成部15B输出的第3时钟CLK3提供给第2锁存部13。此外，加载信号生成部15B可使第3时钟CLK3为移位寄存器的初级的触发器的输入数据，依照第2时钟CLK2(或比第1时钟CLK1短周期的其他时钟)的指示使移位寄存器进行移位动作，使从移位寄存器的最终级的触发器所输出的信号为加载信号Load。将从加载信号生成部15B输出的加载信号Load提供给转换部14。
相位差检测部16对加载信号Load与第1时钟CLK1之间的相位差进行检测。或者，相位差检测部16亦可对第3时钟CLK3与第1时钟CLK1之间的相位差进行检测。相位差检测部16在该检测出的相位差异常的情况下向控制部20输出异常检测信号。重置信号生成部17在接收到从控制部20输出的批量重置指示信号时，生成用于重置加载信号生成部15B中的加载信号生成动作的重置指示信号RSTn，提供给加载信号生成部15B。
在比输入并行数据而输出串行数据的转换部14靠前级的位置设置锁存部11的结构(图2)为优选，此外设置2级的锁存部12、13的结构(图3)更优选。就此情况于以下进行说明。一般情况下，在半导体基板上形成包含串行器电路的发送装置的情况下，虽串行器电路的布局被定制化设计，比锁存部靠前级的电路的布局通过CAD系统而被自动配置配线。因此，输入至锁存部的并行数据Par_Data的延迟常常变大，建立(setup)变严格。此外，并行数据Par_Data的位间的延迟的偏差性亦常常变大，在建立严格的状态下建立时间发生偏差时，来自锁存部的输出数据的延迟亦大为不同。其结果，锁存部的输出数据与加载信号Load之间的定时变严。通过在第1锁存部的后级设置第2锁存部，使得第1锁存部的输出数据定时的约束仅为第3时钟CLK3的上升边缘，定时的约束可得到缓和。
图4及图5为对串行器电路的动作进行说明的时序图。在这些图中，从上依序示出第1时钟CLK1、输入至锁存部11或第1锁存部12的并行数据Par_Data、加载信号Load、第2时钟CLK2及串行数据Ser_Data。在这些图中，使并行数据Par_Data为5位的数据。
对串行器电路输入并行数据Par_Data、第1时钟CLK1及第2时钟CLK2。如这些图所示，第1时钟CLK1同步于并行数据Par_Data。第2时钟CLK2同步于串行数据Ser_Data。第2时钟CLK2的周期比第1时钟CLK1的周期短。加载信号Load与第1时钟CLK1为相同周期。
如图4所示，重要之处在于，依照通过转换部14进行锁存动作时的建立时间及保持时间各自的余裕，将第1时钟CLK1与加载信号Load之间的相位差设定于合理范围内。
相对于此，如图5所示，第1时钟CLK1与加载信号Load之间的相位差有时超出依照通过转换部14进行锁存动作时的建立时间及保持时间各自的余裕下的合理范围。作为发生如此的事态的因素方面，举例噪声所致的加载信号生成部的故障及温度变动所致的第1时钟的相位的偏差。
专利文献2、3所公开的发明是对第1时钟CLK1与加载信号Load之间的相位差进行检测，在该检测出的相位差超出合理范围的情况下，使生成加载信号的加载信号生成部的动作重置或暂时停止。通过这样，串行器电路可使第1时钟CLK1与加载信号Lod之间的相位差恢复为合理范围内，能以简易的结构早期减低误码率。
然而，在具备多通道的串行器电路的多通道串行器装置中，使各串行器电路为公开于专利文献2、3的发明的结构时，有时发生如下问题。图6为对具备多通道的串行器电路的多通道串行器装置的动作的问题进行说明的时序图。此图中，从上开始在第1串行器电路101的时序图T101，依序示出第1时钟CLK1、并行数据Par_Data、加载信号Load、第2时钟CLK2及串行数据Ser_Data。在第2串行器电路102的时序图T102，示出第1时钟CLK1、并行数据Par_Data、加载信号Load、第2时钟CLK2及串行数据Ser_Data。
如图6所示，由于通道间延迟差(skew)，往各串行器电路输入第1时钟CLK1的输入定时彼此稍微不同。因此，当在各串行器电路中分别在必要时进行加载信号生成动作的重置或暂时停止时，有时在多通道的串行器电路之间串行数据的输出定时发生很大差异。
在图6所示的示例方面，与往第1串行器电路输入第1时钟CLK1的输入定时相比，往第2串行器电路输入第1时钟CLK1的输入定时较慢。在第1串行器电路中，尽管加载信号Load的相位稍微提前，但第1时钟CLK1与加载信号Load之间的相位差在合理范围内。相对于此，在第2串行器电路，加载信号Load的相位大幅提前，第1时钟CLK1与加载信号Load之间的相位差超出合理范围，故重置加载信号生成部的加载信号生成动作。其结果，在从第1串行器电路及第2串行器电路分别输出的串行数据之间有时无法符合对于IPS的要求规格。
本实施方式的多通道串行器装置1是为了消解如此的问题点而完成的，各串行器电路能以简易的结构早期减低误码率，同时可减小多通道的串行器电路之间的IPS。
亦即，在本实施方式，N个的串行器电路101～10N各自的相位差检测部16对加载信号Load与第1时钟CLK1之间的相位差进行检测，在该检测出的相位差为异常的情况(相位差不在合理范围内的情况)下往控制部20输出异常检测信号。当控制部20从N个串行器电路101～10N之中的任一个串行器电路接收到异常检测信号时，分别往N个串行器电路101～10N传送批量重置指示信号。并且，在N个的串行器电路101～10N各个中，重置信号生成部17在接收到从控制部20输出的批量重置指示信号时，将重置指示信号RSTn提供给加载信号生成部15A、15B，使加载信号生成部15A、15B的加载信号生成动作重置。
如此，在N个的串行器电路101～10N之中的任一个串行器电路中，在加载信号Load与第1时钟CLK1之间的相位差为异常的情况下，在N个的串行器电路101～10N全部中，加载信号生成部15A、15B的加载信号生成动作被重置。通过这样，从而可减小多通道的串行器电路之间的IPS。
以上，如所说明，上述的多通道串行器装置具备多个串行器电路10n(10A、10B)、和包含批量重置指示信号的输出端子的控制部20。各个串行器电路10n(10A、10B)具备并串转换部(转换部14)、加载信号生成部(15A、15B)、重置信号生成部17、和相位差检测部16。
并串转换部(parallel-serial converter：转换部14)包含并行数据的输入端子、为了取得保持并行数据的定时用的加载信号Load的输入端子、为了取得将保持的并行数据进行串行化转换时的定时用的时钟(第2时钟CLK2)的输入端子、和串行数据的输出端子。
加载信号生成部(15A、15B)包含前述时钟(第2时钟CLK2)的输入端子、将此时钟进行分频而生成的加载信号Load的输出端子、和接收重置指示信号RSTn的输入端子。
重置信号生成部17包含前述批量重置指示信号的输入端子、和重置指示信号RSTn的输出端子。
相位差检测部16包含基准时钟(第1时钟CLK1)的输入端子、加载信号Load的输入端子、和输出端子，控制部20根据来自此输出端子的异常检测信号(例如在加载信号Load与第1时钟CLK1之间的相位差超过基准值的情况下当作异常)，生成前述批量重置指示信号。另外，上述时钟亦称时钟信号。
另外，在图2(或图3)中，当重置信号生成部17接收到批量重置指示信号时，重置信号生成部17对加载信号生成部15A(或15B)，输出重置指示信号RSTn，藉此重置加载信号生成部15A(或15B)。加载信号生成部15A(或15B)为对第2时钟CLK2的脉冲数进行计数，并在计数值成为规定数量的情况下输出加载信号Load的计数器。重置此计数器时，加载信号Load的上升定时被变更。于此，对于重置信号生成部17，除批量重置指示信号以外，还输入第1时钟CLK1和第2时钟CLK2。即使不对重置信号生成部17输入这些第1时钟CLK1与第2时钟CLK2，亦可进行作为计数器的加载信号生成部的重置。另外，如上所述，可根据第1时钟CLK1和第2时钟CLK2来调整重置指示信号RSTn的输出定时。
此外，各个串行器电路如图2所示进一步具备锁存部11，该锁存部11具备并行数据的输入端子和并行数据的输出端子，此锁存部11的输出端子连接于并串转换部(转换部14)的输入端子。
此外，各个串行器电路如图3所示进一步具备：第1锁存部12，该第1锁存部12具备并行数据的输入端子和并行数据的输出端子；以及第2锁存部13，该第2锁存部13具备并行数据的输入端子和并行数据的输出端子；其中，第1锁存部12的输出端子连接于第2锁存部13的输入端子，第2锁存部13的输出端子连接于并串转换部(转换部14)的输入端子。
此外，本实施方式的结构亦可适用于用于电视及监视器等的显示设备的显示器接口、以及用于相机及视频等的摄像装置的相机接口等的映像传送接口。一般而言，在如上述的映像传送接口中，由于重视映像传送的实时性及流畅度双方或任一方，故比起其他数据通信方式，对于延迟及IPS的要求高，通信失败时重发困难或不可能的情况居多。再者，近来随着映像的高精细化，要求高速的映像传送接口，将此以如其他数据通信方式般使用FIFO等的结构而实现时，不仅难符合为了确保高速的映像传送的实时性及流畅度双方或任一方用的要求，恐亦使作成集成电路时的电力及面积增大化。本实施方式的结构可减小多通道的串行器电路之间的IPS，故即使应用于如上述的映像传送界面，仍可确保高速的映像传送的实时性及流畅度双方或任一方，且抑制作成集成电路时的电力及面积的增大化。
标号说明
1：多通道串行器装置
101～10N、10A、10B：串行器电路
11：锁存部
12：第1锁存部
13：第2锁存部
14：转换部
15A、15B：加载信号生成部
16：相位差检测部
17：重置信号生成部
20：控制部
Claims (6)
1.一种多通道串行器装置，其具备：
多个串行器电路，所述多个串行器电路中的各个串行器电路对同步于第1时钟而输入的并行数据进行串行化，同步于第2时钟而输出串行数据；以及
控制部，其控制所述多个串行器电路的动作，
所述多个串行器电路中的各个串行器电路分别包括：
转换部，其依照与所述第1时钟相同周期的加载信号所指示的定时，将所述并行数据锁存，将该锁存的数据同步于所述第2时钟而作为所述串行数据输出；
加载信号生成部，其根据所述第2时钟生成所述加载信号，接收重置指示信号而重置加载信号生成动作；
相位差检测部，其对所述加载信号与所述第1时钟之间的相位差进行检测，在检测出的该相位差为异常的情况下向所述控制部输出异常检测信号；以及
重置信号生成部，其在接收到从所述控制部输出的批量重置指示信号时，生成所述重置指示信号并提供给所述加载信号生成部，
所述控制部在从所述多个串行器电路之中的任意串行器电路的所述相位差检测部接收到所述异常检测信号时，对所述多个串行器电路中的各个串行器电路的所述重置信号生成部提供所述批量重置指示信号。
2.根据权利要求1所述的多通道串行器装置，其中，
所述多个串行器电路中的各个串行器电路进一步包含锁存部，所述锁存部依照所述第1时钟所指示的定时，将输入的所述并行数据进行锁存，
在所述多个串行器电路中的各个串行器电路中，所述转换部依照所述加载信号所指示的定时，将通过所述锁存部锁存后输出的并行数据进行锁存。
3.根据权利要求1所述的多通道串行器装置，其中，
所述多个串行器电路中的各个串行器电路进一步包含：
第1锁存部，其依照所述第1时钟所指示的定时，将输入的所述并行数据进行锁存；和
第2锁存部，其依照与所述第1时钟相同周期的第3时钟所指示的定时，将通过所述第1锁存部锁存后输出的并行数据进行锁存；
在所述多个串行器电路中的各个串行器电路中，所述转换部依照所述加载信号所指示的定时，将通过所述第2锁存部锁存后输出的并行数据进行锁存。
4.一种多通道串行器装置，其具备多个串行器电路和包含批量重置指示信号的输出端子的控制部，
所述多个串行器电路中的各个串行器电路具备：
并串转换部，其包含并行数据的输入端子、为了取得保持并行数据的定时用的加载信号的输入端子、为了取得将保持的并行数据进行串行化转换时的定时用的时钟的输入端子、和串行数据的输出端子；
加载信号生成部，其包含所述时钟的输入端子、将该时钟分频而生成的所述加载信号的输出端子、和接收重置指示信号的输入端子；
重置信号生成部，其包含所述批量重置指示信号的输入端子、和所述重置指示信号的输出端子；
相位差检测部，其包含基准时钟的输入端子、所述加载信号的输入端子、和输出端子，所述控制部根据来自该输出端子的异常检测信号，生成所述批量重置指示信号。
5.根据权利要求4所述的多通道串行器装置，其中，
所述多个串行器电路中的各个串行器电路进一步具备锁存部，该锁存部具备并行数据的输入端子和并行数据的输出端子，所述锁存部的输出端子与所述并串转换部的输入端子连接。
6.根据权利要求4所述的多通道串行器装置，其中，
所述多个串行器电路中的各个串行器电路进一步具备：
第1锁存部，其具备并行数据的输入端子、和并行数据的输出端子；和
第2锁存部，其具备并行数据的输入端子、和并行数据的输出端子，
所述第1锁存部的输出端子与所述第2锁存部的输入端子连接，
所述第2锁存部的输出端子与所述并串转换部的输入端子连接。
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