JP2020017918A

JP2020017918A - 複数レーン・シリアライザ装置

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Publication number: JP2020017918A
Application number: JP2018141409A
Authority: JP
Inventors: 賢三浦; Masaru Miura; 悠介藤田; Yusuke Fujita
Original assignee: THine Electronics Inc
Current assignee: THine Electronics Inc
Priority date: 2018-07-27
Filing date: 2018-07-27
Publication date: 2020-01-30
Anticipated expiration: 2038-07-27
Also published as: TWI805791B; WO2020021919A1; JP7193110B2; US11329669B2; KR20210005907A; KR102488940B1; CN112470404A; US20210234553A1; CN112470404B; TW202023206A

Abstract

【課題】複数レーンのシリアライザ回路の間のＩＰＳを小さくすることができる複数レーン・シリアライザ装置を提供する。
【解決手段】複数レーン・シリアライザ装置１は、複数のシリアライザ回路１０_１〜１０_Ｎおよび制御部２０を備える。各シリアライザ回路の位相差検出部は、ロード信号と第１クロックとの間の位相差を検出し、その検出した位相差が異常である場合に異常検知信号を制御部２０へ出力する。制御部２０は、何れかのシリアライザ回路から異常検知信号を受け取ると、全てのシリアライザ回路へ一括リセット指示信号を送る。そして、全てのシリアライザ回路において、リセット信号生成部は、制御部２０から出力された一括リセット指示信号を受け取ると、リセット指示信号をロード信号生成部へ与えて、ロード信号生成部におけるロード信号生成動作をリセットさせる。
【選択図】図１

Description

本発明は、複数レーンのシリアライザ回路を備える複数レーン・シリアライザ装置に関するものである。

シリアライザ回路は、第１クロックに同期して入力されるパラレルデータをシリアライズして、当該シリアルデータを第２クロックに同期して出力する。シリアライザ回路は、第１クロックと同周期のロード信号が指示するタイミングでパラレルデータをラッチして、そのラッチしたデータを第２クロックに同期してシリアルデータとして出力する。第２クロックの周期は第１クロックの周期より短い。ロード信号は、第１クロックと同周期であり、第２クロックに基づいて生成される（特許文献１参照）。

シリアライザ回路において、パラレルデータを確実にラッチすることができるように、ラッチ動作の際のセットアップ・タイムおよびホールド・タイムそれぞれのマージンに応じて、第１クロックとロード信号との間の位相差は適正範囲内に設定されることが重要である。

ノイズに因る誤動作や温度変化によって第１クロックとロード信号との間の位相差が適正範囲から外れると、シリアライザ回路から出力されるシリアルデータにエラーが生じる。シリアライザ回路から出力されるシリアルデータを受信する受信装置により、その受信したデータのビットエラーレートが大きいことが検出されると、その旨が受信装置から送信側のシリアライザ回路へ通知される。そして、その通知を受けたシリアライザ回路において、第１クロックとロード信号との間の位相差が適正範囲内に回復するようにロード信号生成動作がリセットされる。

しかし、ビットエラーレートが大きい旨を受信装置から送信側のシリアライザ回路へ通知するシステム構成は、双方向通信を前提とするものであり、また、受信側から送信側のシリアライザ回路への通信が高速であることを前提とするものである。

受信側から送信側への通信線が存在しない場合には、ビットエラーレートが大きい旨を受信装置から送信側のシリアライザ回路へ通知することができず、シリアライザ回路において第１クロックとロード信号との間の位相差を適正範囲内に回復させることができない。

受信側から送信側への通信線が存在していても該通信線が簡易なものであって低速である場合には、ビットエラーレートが大きい旨を受信装置から送信側のシリアライザ回路へ通知するのに長時間を要し、シリアライザ回路において第１クロックとロード信号との間の位相差を適正範囲内に回復させる迄に長時間を要するので、長時間に亘ってビットエラーレートが大きい状態が続くことになる。

このような問題を解消することを意図した発明が特許文献２，３に開示されている。これらの文献に記載されたシリアライザ回路は、第１クロックとロード信号との間の位相差を検出して、その検出した位相差が適正範囲から外れている場合に、ロード信号を生成するロード信号生成部の動作をリセットし又は一時停止させる。このようにすることで、シリアライザ回路は、第１クロックとロード信号との間の位相差を適正範囲内に回復させることができ、簡易な構成で早期にビットエラーレートを低減することができる。

米国特許第７７４６２５１号明細書特開２０１７−１２３６０７号公報特開平６−２４４７３９号公報

しかし、本発明者の知見によれば、複数レーンのシリアライザ回路を備える複数レーン・シリアライザ装置において、各シリアライザ回路を特許文献２，３に開示された発明の構成とすると、次のような問題が生じる場合がある。すなわち、レーン間スキューにより、各シリアライザ回路への第１クロックの入力タイミングが互いに僅かに異なる。したがって、各シリアライザ回路において個々に必要時にロード信号生成動作のリセットまたは一時停止を行うと、複数レーンのシリアライザ回路の間でシリアルデータの出力タイミングが大きく異なってしまう場合がある。その結果、複数レーンのシリアライザ回路それぞれから出力されるシリアルデータの間でInter Pair Skew（ＩＰＳ）に対する要求仕様が満たされない場合がある。ＩＰＳは、複数レーンのシリアライザ回路の間のシリアルデータの出力タイミングの差をシリアルデータのビット数で表したものである。

複数レーンのシリアライザ回路の間でＩＰＳがある場合であっても、ＦＩＦＯ（First-In First-Out）メモリを用いることで、ＩＰＳの問題に対処することができる。しかし、高速化に応じて、大容量のＦＩＦＯが必要になることから、ＦＩＦＯの消費電力が増大し、ＦＩＦＯのレイアウト面積が大きくなり、また、ＦＩＦＯによる遅延が大きくなる。したがって、複数レーンのシリアライザ回路の間のＩＰＳを小さくすることが望まれる。

本発明は、上記問題点を解消する為になされたものであり、各シリアライザ回路において簡易な構成で早期にビットエラーレートを低減することができるとともに、複数レーンのシリアライザ回路の間のＩＰＳを小さくすることができる複数レーン・シリアライザ装置を提供することを目的とする。

本発明の複数レーン・シリアライザ装置は、(1) 各々、第１クロックに同期して入力されるパラレルデータをシリアライズして、当該シリアルデータを第２クロックに同期して出力する複数のシリアライザ回路と、(2) 複数のシリアライザ回路の動作を制御する制御部と、を備える。複数のシリアライザ回路それぞれは、(a) 第１クロックと同周期のロード信号が指示するタイミングでパラレルデータをラッチして、そのラッチしたデータを第２クロックに同期してシリアルデータとして出力する変換部と、(b) 第２クロックに基づいてロード信号を生成し、リセット指示信号を受けてロード信号生成動作をリセットするロード信号生成部と、(c) ロード信号と第１クロックとの間の位相差を検出し、その検出した位相差が異常である場合に異常検知信号を制御部へ出力する位相差検出部と、(d) 制御部から出力された一括リセット指示信号を受け取ると、リセット指示信号を生成してロード信号生成部へ与えるリセット信号生成部と、を含む。制御部は、複数のシリアライザ回路のうちの何れかのシリアライザ回路の位相差検出部から異常検知信号を受け取ると、複数のシリアライザ回路それぞれのリセット信号生成部に対して一括リセット指示信号を与える。

本発明において、複数のシリアライザ回路それぞれは、(e) 入力されるパラレルデータを、第１クロックが指示するタイミングでラッチするラッチ部を更に含むのが好適である。この場合、複数のシリアライザ回路それぞれにおいて、変換部は、ラッチ部によりラッチされて出力されるパラレルデータを、ロード信号が指示するタイミングでラッチする。

複数のシリアライザ回路それぞれは、(f) 入力されるパラレルデータを、第１クロックが指示するタイミングでラッチする第１ラッチ部と、(g) 第１ラッチ部によりラッチされて出力されるパラレルデータを、第１クロックと同周期の第３クロックが指示するタイミングでラッチする第２ラッチ部と、を更に含むのが好適である。この場合、複数のシリアライザ回路それぞれにおいて、変換部は、第２ラッチ部によりラッチされて出力されるパラレルデータを、ロード信号が指示するタイミングでラッチする。

本発明によれば、各シリアライザ回路において簡易な構成で早期にビットエラーレートを低減することができるとともに、複数レーンのシリアライザ回路の間のＩＰＳを小さくすることができる。

図１は、複数レーン・シリアライザ装置１の構成を示す図である。図２は、シリアライザ回路の構成例を示す図である。図３は、シリアライザ回路の構成例を示す図である。図４は、シリアライザ回路の動作を説明するタイミングチャートである。図５は、シリアライザ回路の動作を説明するタイミングチャートである。図６は、複数レーンのシリアライザ回路を備える複数レーン・シリアライザ装置の動作の問題を説明するタイミングチャートである。

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

図１は、複数レーン・シリアライザ装置１の構成を示す図である。複数レーン・シリアライザ装置１は、複数のシリアライザ回路１０_１〜１０_Ｎおよび制御部２０を備える。各シリアライザ回路１０_ｎは、第１クロックCLK1に同期して入力されるパラレルデータPar_Dataをシリアライズして、当該シリアルデータSer_Dataを第２クロックCLK2に同期して出力する。Ｎは２以上の整数であり、ｎは１以上Ｎ以下の各整数である。各シリアライザ回路１０_ｎは、異常検知信号を制御部２０へ送ることができる。制御部２０は、Ｎ個のシリアライザ回路１０_１〜１０_Ｎのちの何れかのシリアライザ回路から異常検知信号を受け取ると、Ｎ個のシリアライザ回路１０_１〜１０_Ｎそれぞれへ一括リセット指示信号を送る。

図２は、シリアライザ回路の構成例を示す図である。この図に示されるシリアライザ回路１０Ａは、図１中の各シリアライザ回路１０_ｎとして用いられるものである。シリアライザ回路１０Ａは、第１クロックCLK1に同期して入力されるパラレルデータPar_Dataをシリアライズして、当該シリアルデータSer_Dataを第２クロックCLK2に同期して出力する。第２クロックCLK2の周期は第１クロックCLK1の周期より短い。シリアライザ回路１０Ａは、ラッチ部１１、変換部１４、ロード信号生成部１５Ａ、位相差検出部１６およびリセット信号生成部１７を含む。

ラッチ部１１は、入力されるパラレルデータPar_Dataを、第１クロックCLK1が指示するタイミングでラッチする。ラッチ部１１は、例えば、パラレルデータPar_Dataのビット数またはそれ以上の個数のフリップフロップが並列的に配置された構成とすることができる。

変換部１４は、パラレルデータをシリアルデータに変換する。変換部１４は、ラッチ部１１によりラッチされて出力されるパラレルデータを、ロード信号Loadが指示するタイミングでラッチして、そのラッチしたデータを第２クロックCLK2に同期してシリアルデータSer_Dataとして出力する。ロード信号Loadは第１クロックCLK1と同周期である。変換部１４は、例えば、複数のフリップフロップが直列的に接続されたシフトレジスタを含む構成とし、ロード信号Loadの指示によりパラレルデータをシフトレジスタの各フリップフロップでラッチし、第２クロックCLK2の指示によりシフトレジスタをシフト動作させてシリアルデータSer_Dataを出力することができる。

ロード信号生成部１５Ａは、第２クロックCLK2に基づいてロード信号Loadを生成する。また、ロード信号生成部１５Ａは、リセット指示信号RSTnの指示によりロード信号生成動作をリセットすることができる。ロード信号生成部１５Ａは、例えば、カウンタおよびシフトレジスタを含む構成とすることができる。ロード信号生成部１５Ａは、第２クロックCLK2の指示によりカウンタ動作を行なって分周クロックを生成し、リセット指示信号RSTnの指示によりカウンタ動作をリセットすることができる。また、ロード信号生成部１５Ａは、分周クロックをシフトレジスタの初段のフリップフロップの入力データとし、第２クロックCLK2（または、第１クロックCLK1より短周期の他のクロック）の指示によりシフトレジスタをシフト動作させて、シフトレジスタの最終段のフリップフロップから出力される信号をロード信号Loadとすることができる。ロード信号生成部１５Ａから出力されるロード信号Loadは、変換部１４に与えられる。

位相差検出部１６は、ロード信号Loadと第１クロックCLK1との間の位相差を検出し、その検出した位相差が異常である場合に異常検知信号を制御部２０へ出力する。リセット信号生成部１７は、制御部２０から出力された一括リセット指示信号を受け取ると、ロード信号生成部１５Ａにおけるロード信号生成動作をリセットするためのリセット指示信号RSTnを生成してロード信号生成部１５Ａへ与える。

図３は、シリアライザ回路の構成例を示す図である。この図に示されるシリアライザ回路１０Ｂは、図１中の各シリアライザ回路１０_ｎとして用いられるものである。シリアライザ回路１０Ｂは、第１クロックCLK1に同期して入力されるパラレルデータPar_Dataをシリアライズして、当該シリアルデータSer_Dataを第２クロックCLK2に同期して出力する。第２クロックCLK2の周期は第１クロックCLK1の周期より短い。シリアライザ回路１０Ｂは、第１ラッチ部１２、第２ラッチ部１３、変換部１４、ロード信号生成部１５Ｂ、位相差検出部１６およびリセット信号生成部１７を含む。

図２に示されたシリアライザ回路１０Ａの構成と比較すると、図３に示されるシリアライザ回路１０Ｂは、ラッチ部１１に替えて第１ラッチ部１２および第２ラッチ部１３を含む点で相違し、また、ロード信号生成部１５Ａに替えてロード信号生成部１５Ｂを含む点で相違する。

第１ラッチ部１２は、入力されるパラレルデータPar_Dataを、第１クロックCLK1が指示するタイミングでラッチして出力する。第２ラッチ部１３は、第１ラッチ部１２によりラッチされて出力されるパラレルデータを、第３クロックCLK3が指示するタイミングでラッチして出力する。第３クロックCLK3は第１クロックCLK1と同周期である。第１ラッチ部１２および第２ラッチ部１３それぞれは、例えば、パラレルデータPar_Dataのビット数またはそれ以上の個数のフリップフロップが並列的に配置された構成とすることができる。

変換部１４は、第２ラッチ部１３によりラッチされて出力されるパラレルデータを、ロード信号Loadが指示するタイミングでラッチして、そのラッチしたデータを第２クロックCLK2に同期してシリアルデータSer_Dataとして出力する。ロード信号Loadは第１クロックCLK1と同周期である。変換部１４は、例えば、複数のフリップフロップが直列的に接続されたシフトレジスタを含む構成とし、ロード信号Loadの指示によりパラレルデータをシフトレジスタの各フリップフロップでラッチし、第２クロックCLK2の指示によりシフトレジスタをシフト動作させてシリアルデータSer_Dataを出力することができる。

ロード信号生成部１５Ｂは、第２クロックCLK2を分周して第３クロックCLK3を生成し、第３クロックCLK3に基づいてロード信号Loadを生成する。ロード信号生成部１５Ｂは、リセット指示信号RSTnの指示により、分周動作をリセットすることができ、ロード信号生成動作をリセットすることができる。ロード信号生成部１５Ｂは、例えば、カウンタおよびシフトレジスタを含む構成とすることができる。ロード信号生成部１５Ｂは、第２クロックCLK2の指示によりカウンタ動作を行なって分周クロック（第３クロックCLK3）を生成する。ロード信号生成部１５Ｂから出力される第３クロックCLK3は、第２ラッチ部１３に与えられる。また、ロード信号生成部１５Ｂは、第３クロックCLK3をシフトレジスタの初段のフリップフロップの入力データとし、第２クロックCLK2（または、第１クロックCLK1より短周期の他のクロック）の指示によりシフトレジスタをシフト動作させて、シフトレジスタの最終段のフリップフロップから出力される信号をロード信号Loadとすることができる。ロード信号生成部１５Ｂから出力されるロード信号Loadは、変換部１４に与えられる。

位相差検出部１６は、ロード信号Loadと第１クロックCLK1との間の位相差を検出する。或いは、位相差検出部１６は、第３クロックCLK3と第１クロックCLK1との間の位相差を検出してもよい。位相差検出部１６は、その検出した位相差が異常である場合に異常検知信号を制御部２０へ出力する。リセット信号生成部１７は、制御部２０から出力された一括リセット指示信号を受け取ると、ロード信号生成部１５Ｂにおけるロード信号生成動作をリセットするためのリセット指示信号RSTnを生成してロード信号生成部１５Ｂへ与える。

シリアルデータを入力してパラレルデータを出力する変換部１４より前段に、ラッチ部１１を設ける構成（図２）が好ましく、また、２段のラッチ部１２，１３を設ける構成（図３）がより好ましい。このことについて以下に説明する。一般に、シリアライザ回路を含む送信装置を半導体基板上に形成する場合、シリアライザ回路のレイアウトはカスタム設計されるが、ラッチ部より前段の回路のレイアウトはＣＡＤシステムにより自動的に配置配線される。したがって、ラッチ部に入力されるパラレルデータPar_Dataの遅延が大きくなりがちであり、セットアップが厳しくなる。また、パラレルデータPar_Dataのビット間の遅延のばらつきも大きくなりがちであり、セットアップが厳しい状態でセットアップ・タイムがばらつくと、ラッチ部からの出力データの遅延も大きくばらつく。その結果、ラッチ部の出力データとロード信号Loadとの間のタイミングが厳しくなる。第１ラッチ部の後段に第２ラッチ部を設けることで、第１ラッチ部の出力データのタイミングの制約は第３クロックCLK3の立上りエッジのみとなり、タイミングの制約が緩和され得る。

図４および図５は、シリアライザ回路の動作を説明するタイミングチャートである。これらの図には、上から順に、第１クロックCLK1、ラッチ部１１または第１ラッチ部１２に入力されるパラレルデータPar_Data、ロード信号Load、第２クロックCLK2およびシリアルデータSer_Data が示されている。これらの図では、パラレルデータPar_Dataを５ビットデータとしている。

シリアライザ回路には、パラレルデータPar_Data、第１クロックCLK1および第２クロックCLK2が入力される。これらの図に示されるように、第１クロックCLK1はパラレルデータPar_Dataに同期している。第２クロックCLK2はシリアルデータSer_Dataに同期している。第２クロックCLK2の周期は第１クロックCLK1の周期より短い。ロード信号Loadは第１クロックCLK1と同周期である。

図４に示されるように、第１クロックCLK1とロード信号Loadとの間の位相差は、変換部１４によるラッチ動作の際のセットアップ・タイムおよびホールド・タイムそれぞれのマージンに応じて適正範囲内に設定されることが重要である。

これに対して、図５に示されるように、第１クロックCLK1とロード信号Loadとの間の位相差は、変換部１４によるラッチ動作の際のセットアップ・タイムおよびホールド・タイムそれぞれのマージンに応じた適正範囲から外れる場合がある。このような事態が生じる要因としては、ノイズに因るロード信号生成部の誤動作、および、温度変化に因る第１クロックの位相のずれ、が挙げられる。

特許文献２，３に開示された発明は、第１クロックCLK1とロード信号Loadとの間の位相差を検出して、その検出した位相差が適正範囲から外れている場合に、ロード信号を生成するロード信号生成部の動作をリセットし又は一時停止させる。このようにすることで、シリアライザ回路は、第１クロックCLK1とロード信号Lodとの間の位相差を適正範囲内に回復させることができ、簡易な構成で早期にビットエラーレートを低減することができる。

しかし、複数レーンのシリアライザ回路を備える複数レーン・シリアライザ装置において、各シリアライザ回路を特許文献２，３に開示された発明の構成とすると、次のような問題が生じる場合がある。図６は、複数レーンのシリアライザ回路を備える複数レーン・シリアライザ装置の動作の問題を説明するタイミングチャートである。この図には、上から順に、第１シリアライザ回路における第１クロックCLK1、パラレルデータPar_Data、ロード信号Load、第２クロックCLK2およびシリアルデータSer_Data が示され、続いて、第２シリアライザ回路における第１クロックCLK1、パラレルデータPar_Data、ロード信号Load、第２クロックCLK2およびシリアルデータSer_Data が示されている。

この図６に示されるように、レーン間スキューにより、各シリアライザ回路への第１クロックCLK1の入力タイミングが互いに僅かに異なる。したがって、各シリアライザ回路において個々に必要時にロード信号生成動作のリセットまたは一時停止を行うと、複数レーンのシリアライザ回路の間でシリアルデータの出力タイミングが大きく異なってしまう場合がある。

図６に示される例では、第１シリアライザ回路への第１クロックCLK1の入力タイミングと比べて、第２シリアライザ回路への第１クロックCLK1の入力タイミングが遅い。第１シリアライザ回路においては、ロード信号Loadの位相が僅かに進んでいるものの、第１クロックCLK1とロード信号Loadとの間の位相差は適正範囲内にある。これに対して、第２シリアライザ回路においては、ロード信号Loadの位相が大きく進んでおり、第１クロックCLK1とロード信号Loadとの間の位相差が適正範囲から外れていたことから、ロード信号生成部におけるロード信号生成動作がリセットされる。その結果、第１シリアライザ回路および第２シリアライザ回路それぞれから出力されるシリアルデータの間でＩＰＳに対する要求仕様が満たされない場合がある。

本実施形態の複数レーン・シリアライザ装置１は、このような問題点を解消する為になされたものであり、各シリアライザ回路において簡易な構成で早期にビットエラーレートを低減することができるとともに、複数レーンのシリアライザ回路の間のＩＰＳを小さくすることができる。

すなわち、本実施形態では、Ｎ個のシリアライザ回路１０_１〜１０_Ｎそれぞれの位相差検出部１６は、ロード信号Loadと第１クロックCLK1との間の位相差を検出し、その検出した位相差が異常である場合（位相差が適正範囲内にない場合）に異常検知信号を制御部２０へ出力する。制御部２０は、Ｎ個のシリアライザ回路１０_１〜１０_Ｎのうちの何れかのシリアライザ回路から異常検知信号を受け取ると、Ｎ個のシリアライザ回路１０_１〜１０_Ｎそれぞれへ一括リセット指示信号を送る。そして、Ｎ個のシリアライザ回路１０_１〜１０_Ｎそれぞれにおいて、リセット信号生成部１７は、制御部２０から出力された一括リセット指示信号を受け取ると、リセット指示信号RSTnをロード信号生成部１５Ａ，１５Ｂへ与えて、ロード信号生成部１５Ａ，１５Ｂにおけるロード信号生成動作をリセットさせる。

このように、Ｎ個のシリアライザ回路１０_１〜１０_Ｎのうちの何れかのシリアライザ回路においてロード信号Loadと第１クロックCLK1との間の位相差が異常である場合に、Ｎ個のシリアライザ回路１０_１〜１０_Ｎの全てにおいてロード信号生成部１５Ａ，１５Ｂにおけるロード信号生成動作がリセットされる。このようにすることにより、複数レーンのシリアライザ回路の間のＩＰＳを小さくすることができる。

また、本実施形態の構成は、テレビおよびモニタなどの表示装置に用いられるディスプレイ・インターフェース、ならびに、カメラおよびビデオなどの撮像装置に用いられるカメラ・インターフェースなどの、映像伝送インターフェースに適用してもよい。一般的に、上述したような映像伝送インターフェースでは、映像伝送のリアルタイム性および滑らかさの双方または何れか一方が重視されるので、他のデータ通信方式に比べて、遅延およびＩＰＳに対する要求が高く、通信が失敗したときに再送することが困難または不可能である場合が多い。さらに、昨今では映像の高精細化に伴って高速な映像伝送インターフェースが求められており、これを他のデータ通信方式のようにＦＩＦＯなどを用いた構成で実現しようとすると、高速な映像伝送のリアルタイム性および滑らかさの双方または何れか一方を確保するための要求を満たすことが難しいだけでなく、集積回路にしたときの電力および面積を増大化させてしまう。本実施形態の構成は、複数レーンのシリアライザ回路の間のＩＰＳを小さくすることが可能であるので、上述したような映像伝送インターフェースに適用しても、高速な映像伝送のリアルタイム性および滑らかさの双方または何れか一方を確保しつつ、かつ、集積回路にしたときの電力および面積の増大化を抑えることができる。

１…複数レーン・シリアライザ装置、１０_１〜１０_Ｎ，１０Ａ，１０Ｂ…シリアライザ回路、１１…ラッチ部、１２…第１ラッチ部、１３…第２ラッチ部、１４…変換部、１５Ａ，１５Ｂ…ロード信号生成部、１６…位相差検出部、１７…リセット信号生成部、２０…制御部。

Claims

各々、第１クロックに同期して入力されるパラレルデータをシリアライズして、当該シリアルデータを第２クロックに同期して出力する複数のシリアライザ回路と、
前記複数のシリアライザ回路の動作を制御する制御部と、
を備え、
前記複数のシリアライザ回路それぞれは、
前記第１クロックと同周期のロード信号が指示するタイミングで前記パラレルデータをラッチして、そのラッチしたデータを前記第２クロックに同期して前記シリアルデータとして出力する変換部と、
前記第２クロックに基づいて前記ロード信号を生成し、リセット指示信号を受けてロード信号生成動作をリセットするロード信号生成部と、
前記ロード信号と前記第１クロックとの間の位相差を検出し、その検出した位相差が異常である場合に異常検知信号を前記制御部へ出力する位相差検出部と、
前記制御部から出力された一括リセット指示信号を受け取ると、前記リセット指示信号を生成して前記ロード信号生成部へ与えるリセット信号生成部と、
を含み、
前記制御部は、前記複数のシリアライザ回路のうちの何れかのシリアライザ回路の前記位相差検出部から前記異常検知信号を受け取ると、前記複数のシリアライザ回路それぞれの前記リセット信号生成部に対して前記一括リセット指示信号を与える、
複数レーン・シリアライザ装置。
前記複数のシリアライザ回路それぞれは、入力される前記パラレルデータを、前記第１クロックが指示するタイミングでラッチするラッチ部を更に含み、
前記複数のシリアライザ回路それぞれにおいて、前記変換部は、前記ラッチ部によりラッチされて出力されるパラレルデータを、前記ロード信号が指示するタイミングでラッチする、
請求項１に記載の複数レーン・シリアライザ装置。
前記複数のシリアライザ回路それぞれは、
入力される前記パラレルデータを、前記第１クロックが指示するタイミングでラッチする第１ラッチ部と、
前記第１ラッチ部によりラッチされて出力されるパラレルデータを、前記第１クロックと同周期の第３クロックが指示するタイミングでラッチする第２ラッチ部と、
を更に含み、
前記複数のシリアライザ回路それぞれにおいて、前記変換部は、前記第２ラッチ部によりラッチされて出力されるパラレルデータを、前記ロード信号が指示するタイミングでラッチする、
請求項１に記載の複数レーン・シリアライザ装置。