JPH0784896A - シリアルデータの転送回路 - Google Patents
シリアルデータの転送回路Info
- Publication number
- JPH0784896A JPH0784896A JP5232745A JP23274593A JPH0784896A JP H0784896 A JPH0784896 A JP H0784896A JP 5232745 A JP5232745 A JP 5232745A JP 23274593 A JP23274593 A JP 23274593A JP H0784896 A JPH0784896 A JP H0784896A
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- Japan
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- data
- clock
- circuit
- serial
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Abstract
(57)【要約】 （修正有）
【目的】 １本のシリアルデータの転送のための信号線
の本数が成る可く少なくし,「ワード」の境界を知るた
めの冗長ビットの付加の必要が無くてスループットが低
下せず，被制御部である受信側のＬＳＩでの誤動作を防
止する為の付加回路の規模が比較的に小さなシリアルデ
ータの転送回路を実現する。 【構成】 シリアルデータの送信側では該シリアルのワ
ードのDATの境界となる最終ビットのデータの其のCLOCK
に対する位相を通常位相と異なる極性に反転変化させ、
該データの受信側では、予め定めた受信CLOCKの立上り
又は立下りのエッジで受信DATAをシリアル/ パラレル変
換回路へ入力すると共に、受信DATAの位相の変化点のCL
OCKを監視(FF 1,FF 2,AND)し、予め定めた該CLOCK の極
性と逆の極性が検出された時に前記ワードの境界の最終
ビットのデータを受信したものとして信号STROBEを生成
し、パラレル出力回路であるラッチ回路を起動するよう
に構成する。
の本数が成る可く少なくし,「ワード」の境界を知るた
めの冗長ビットの付加の必要が無くてスループットが低
下せず，被制御部である受信側のＬＳＩでの誤動作を防
止する為の付加回路の規模が比較的に小さなシリアルデ
ータの転送回路を実現する。 【構成】 シリアルデータの送信側では該シリアルのワ
ードのDATの境界となる最終ビットのデータの其のCLOCK
に対する位相を通常位相と異なる極性に反転変化させ、
該データの受信側では、予め定めた受信CLOCKの立上り
又は立下りのエッジで受信DATAをシリアル/ パラレル変
換回路へ入力すると共に、受信DATAの位相の変化点のCL
OCKを監視(FF 1,FF 2,AND)し、予め定めた該CLOCK の極
性と逆の極性が検出された時に前記ワードの境界の最終
ビットのデータを受信したものとして信号STROBEを生成
し、パラレル出力回路であるラッチ回路を起動するよう
に構成する。
Description
【０００１】
【産業上の利用分野】本発明は、複数ビットを単位とす
る「ワード」データを、制御部であるＭＰＵから被制御
部であるＬＳＩへビット毎にシリアル形式で転送するシ
リアルデータの転送回路に関する。
る「ワード」データを、制御部であるＭＰＵから被制御
部であるＬＳＩへビット毎にシリアル形式で転送するシ
リアルデータの転送回路に関する。
【０００２】
【従来の技術】制御部のＭＰＵから被制御部のＬＳＩへ
シリアル形式で転送するデータは、一般に複数ビットを
単位とする「ワード」で転送される。この「ワード」デ
ータの従来のシリアル転送手段の第１例は、図５の (a)
構成図と (b)其の動作タイミングに示す如く、この「ワ
ード」DATAの例えば４bit "1,0,1,0" の境界を示す為
に，該「ワード」DATAの転送完了時に, 所謂ストローブ
信号STR0BEを送信側から送出し、受信側でこの「ストロ
ーブ」信号STR0BEを使って、シリアル/ パラレル変換回
路（４個のD-FF) の各出力(Q出力) を同時に４bit ラッ
チ回路へラッチし,出力として4 bit のパラレルデータ
を出力することで、「ワード」データの転送を行ってい
た。
シリアル形式で転送するデータは、一般に複数ビットを
単位とする「ワード」で転送される。この「ワード」デ
ータの従来のシリアル転送手段の第１例は、図５の (a)
構成図と (b)其の動作タイミングに示す如く、この「ワ
ード」DATAの例えば４bit "1,0,1,0" の境界を示す為
に，該「ワード」DATAの転送完了時に, 所謂ストローブ
信号STR0BEを送信側から送出し、受信側でこの「ストロ
ーブ」信号STR0BEを使って、シリアル/ パラレル変換回
路（４個のD-FF) の各出力(Q出力) を同時に４bit ラッ
チ回路へラッチし,出力として4 bit のパラレルデータ
を出力することで、「ワード」データの転送を行ってい
た。
【０００３】「ワード」の従来のシリアル転送手段の第
２例は、特に図示しないが，所謂「調歩同期式」であ
り、「ワード」の先頭と最終を示す為に、スタートビッ
トとストップビットとを定義し、送信側と受信側とで
「ワード」単位の同期をとって転送するものであった。
２例は、特に図示しないが，所謂「調歩同期式」であ
り、「ワード」の先頭と最終を示す為に、スタートビッ
トとストップビットとを定義し、送信側と受信側とで
「ワード」単位の同期をとって転送するものであった。
【０００４】従来のシリアル転送手段の第３例も、特に
図示しないが，所謂「フラグ・シーケンス式」であり、
予め定めた特定のフラグパターンにより，転送する「ワ
ード」の先頭を示して、被制御部へ転送するものであっ
た。
図示しないが，所謂「フラグ・シーケンス式」であり、
予め定めた特定のフラグパターンにより，転送する「ワ
ード」の先頭を示して、被制御部へ転送するものであっ
た。
【０００５】
【発明が解決しようとする課題】上述の従来のシリアル
データの転送手段の第１例（図５）は、１本のシリアル
データDATAの転送のために、該シリアルデータDATAの信
号線の他に, クロックCLOCK とストローブSTROBEの信号
線の合計３本の信号線を必要とした。よって特に小形機
器の内部で使用する時で、信号線の本数の削減が必要な
場合には、上記従来手段の第１例は不都合であるという
問題があった。
データの転送手段の第１例（図５）は、１本のシリアル
データDATAの転送のために、該シリアルデータDATAの信
号線の他に, クロックCLOCK とストローブSTROBEの信号
線の合計３本の信号線を必要とした。よって特に小形機
器の内部で使用する時で、信号線の本数の削減が必要な
場合には、上記従来手段の第１例は不都合であるという
問題があった。
【０００６】また、上述の従来の転送手段の第２例は、
「ワード」データの前後に，その先頭と最終とを示す冗
長ビットのスタートビットとストップビットを付加する
ので、データ転送の効率を表す所謂スループットが低下
するという問題があった。
「ワード」データの前後に，その先頭と最終とを示す冗
長ビットのスタートビットとストップビットを付加する
ので、データ転送の効率を表す所謂スループットが低下
するという問題があった。
【０００７】また、上述の従来の転送手段の第３例は、
特定のフラグパターンの付加によるスループットの低下
の他に、転送データの中に該フラグパターンと同一のデ
ータパターンが転送される事による受信側での誤動作を
防止する為に, 送信側と受信側の夫々で、所謂ゼロ挿入
抜去などにより，転送データの透過性を保証する必要が
あり、その為の付加回路の規模が比較的大きくなるとい
う問題があった。
特定のフラグパターンの付加によるスループットの低下
の他に、転送データの中に該フラグパターンと同一のデ
ータパターンが転送される事による受信側での誤動作を
防止する為に, 送信側と受信側の夫々で、所謂ゼロ挿入
抜去などにより，転送データの透過性を保証する必要が
あり、その為の付加回路の規模が比較的大きくなるとい
う問題があった。
【０００８】本発明の目的は、１本のシリアルデータの
転送の為の信号線の本数を成る可く少なくし，「ワー
ド」の境界を知る為の冗長ビットの付加の必要が無くて
スループットが低下せず，被制御部である受信側での誤
動作を防止する為の付加回路の規模が比較的に小さなシ
リアルデータの転送回路を実現することにある。
転送の為の信号線の本数を成る可く少なくし，「ワー
ド」の境界を知る為の冗長ビットの付加の必要が無くて
スループットが低下せず，被制御部である受信側での誤
動作を防止する為の付加回路の規模が比較的に小さなシ
リアルデータの転送回路を実現することにある。
【０００９】
【課題を解決するための手段】この目的達成のための本
発明の基本構成は、図１の原理図（送信側）に示す如
く、ワードデータの境界を受信側へ通知するのに、従来
のストローブ信号STROBEの様なデータDATA, クロックCL
OCKとは別の信号により通知するのではなく、クロックC
LOCK に対する転送データDATAの最終ビットの位相を通
常の位相と異なる極性に反転変化させる極性反転回路
(1) を具える事により通知し、受信側では此のデータの
最終ビットの位相の極性変化を検出して信号STROBEを生
成するSTROBE生成回路(2)を具え、其の出力の信号STROB
Eを、ワードDATAのパラレル出力回路であるラッチ回路
の起動信号とする。
発明の基本構成は、図１の原理図（送信側）に示す如
く、ワードデータの境界を受信側へ通知するのに、従来
のストローブ信号STROBEの様なデータDATA, クロックCL
OCKとは別の信号により通知するのではなく、クロックC
LOCK に対する転送データDATAの最終ビットの位相を通
常の位相と異なる極性に反転変化させる極性反転回路
(1) を具える事により通知し、受信側では此のデータの
最終ビットの位相の極性変化を検出して信号STROBEを生
成するSTROBE生成回路(2)を具え、其の出力の信号STROB
Eを、ワードDATAのパラレル出力回路であるラッチ回路
の起動信号とする。
【００１０】
【作用】本発明では、送信クロックCLOCK に対する転送
データDATAの最終ビットの位相を、通常の位相と異なる
極性に変換変化させる事 (PRE-STROBE) により、ワード
の境界を送信側から受信側へ通知し、受信側では其の受
信データDATAの最終ビットの位相の変化点を検出してラ
ッチ回路の起動信号とする。従って、信号線の本数はデ
ータDATAとクロックCLOCK の２本の信号線のみで、制御
部ＭＰＵからの高速のシリアルデータの被制御部ＬＳＩ
への転送が可能となり、送信側でワードの境界を表す為
と受信側でワードの境界を検出する為に本来のデータ転
送回路の他に付加する付加回路の規模を特に大きくする
ことは無くなる。
データDATAの最終ビットの位相を、通常の位相と異なる
極性に変換変化させる事 (PRE-STROBE) により、ワード
の境界を送信側から受信側へ通知し、受信側では其の受
信データDATAの最終ビットの位相の変化点を検出してラ
ッチ回路の起動信号とする。従って、信号線の本数はデ
ータDATAとクロックCLOCK の２本の信号線のみで、制御
部ＭＰＵからの高速のシリアルデータの被制御部ＬＳＩ
への転送が可能となり、送信側でワードの境界を表す為
と受信側でワードの境界を検出する為に本来のデータ転
送回路の他に付加する付加回路の規模を特に大きくする
ことは無くなる。
【００１１】
【実施例】図１は本発明の実施例のシリアルデータの転
送回路の送信側の構成を示し，図３が受信側の構成を示
す。図１は、４ビットデータ"1,0,1,0"を１ワードとし
て制御部ＭＰＵから被制御部のＬＳＩである受信側へ転
送する場合の送信側の構成例であって、本発明の請求項
１に対応するものである。図１の点線の部分が、本発明
による「ワード境界を示す為にデータの特定ビットの位
相を通常の位相から変化させる部分」の「極性反転回
路」である。図１の「送信タイミング制御回路」は、従
来回路で使用するものと基本的には同じものであり, 唯
一異なる点は、データの例えば最終ビット（第４ビッ
ト）の送出タイミングの位相を, 通常位相の極性を反転
変化させる信号「PRE-STROBE」を出力する事である。こ
の「PRE-STROBE」信号を「送信タイミング制御回路」で
生成する事は、従来回路の「STROBE」信号を従来より１
ビット分だけ早いタイミングで出力する事であり、この
「PRE-STROBE」信号の生成は容易に可能である。その生
成された「PRE-STROBE」信号は、送信クロックCLOCK を
インバータINV で符号反転した信号と, ANDゲートにて,
論理積を取り、その出力DINVにより, EXORゲートにて,
送信データDATAの最終ビットの第４ビットの後半の極性
を，正常時の負から正へ反転させる。図２の動作タイミ
ング例（送信側）の網掛け部分が、この送信データDATA
の最終ビットの第４ビット"0" の後半の極性の"0" から
"1" への反転を示している。そして図１の点線内の極性
反転回路により, 送信データDATAの最終ビットの後半の
極性が反転している。図３は本発明の実施例の転送回路
の受信側の構成であり，其の点線で示した部分「STROBE
生成回路」が, 受信クロックCLOCK に対する受信データ
DATAの極性の変化を監視し（図３の回路では、受信デー
タDATAの極性の変化に対する受信クロックCLOCK の状態
H/L を監視しているが、同じ事になる。),ワードの境界
を検出して、パラレル出力の 4bitラッチ回路を起動す
る為の信号STROBEを生成している。図４は、図３の回路
（受信側）における信号STROBEを生成する時の動作タイ
ミングを示している。図４の(a)は受信データDATAの最
終の第４ビットが"0" の時の動作を示し、図４の(b)は
其の最終の第４ビットが"1" の時の動作を示す。何れの
場合も、受信データDATAの最終の第４ビットの"0"又は
"1"の後半で極性が通常時と反転している。図３の実施
例のSTROBE生成回路で、フリップフロップ FF 1 および
FF 2 は、受信データDATAの立上りエッジ（矢印）で，
クロックCLOCK をサンプルしている。この為, 受信デー
タDATAの最終ビット以外の場合は、そのFF 1とFF 2の Q
出力は常に"H" となっている。何故ならば、受信データ
DATAは受信クロックCLOCK の立上りより後で変化してい
るからである。其のデータDATAの最終ビットが受信され
ると、其の最終ビットの後半で極性が通常と反転してい
るので、上記のサンプル出力は、受信データDATAの各極
性"1/0"により, FF 1または FF 2 の何れか一方の Q出
力が"L" となる。この一方の Q出力の"L" を ANDゲート
で検出し, ワンショット回路を起動する事により, 出力
として STROBE信号を生成している。一定時間経過した
後の FF 1 および FF 2 をクリアする為のリセット信号
も, 此のワンショット回路から供給される。これによ
り、２つのフリップフロップ FF 1 および FF 2 は、初
期状態に復帰する。
送回路の送信側の構成を示し，図３が受信側の構成を示
す。図１は、４ビットデータ"1,0,1,0"を１ワードとし
て制御部ＭＰＵから被制御部のＬＳＩである受信側へ転
送する場合の送信側の構成例であって、本発明の請求項
１に対応するものである。図１の点線の部分が、本発明
による「ワード境界を示す為にデータの特定ビットの位
相を通常の位相から変化させる部分」の「極性反転回
路」である。図１の「送信タイミング制御回路」は、従
来回路で使用するものと基本的には同じものであり, 唯
一異なる点は、データの例えば最終ビット（第４ビッ
ト）の送出タイミングの位相を, 通常位相の極性を反転
変化させる信号「PRE-STROBE」を出力する事である。こ
の「PRE-STROBE」信号を「送信タイミング制御回路」で
生成する事は、従来回路の「STROBE」信号を従来より１
ビット分だけ早いタイミングで出力する事であり、この
「PRE-STROBE」信号の生成は容易に可能である。その生
成された「PRE-STROBE」信号は、送信クロックCLOCK を
インバータINV で符号反転した信号と, ANDゲートにて,
論理積を取り、その出力DINVにより, EXORゲートにて,
送信データDATAの最終ビットの第４ビットの後半の極性
を，正常時の負から正へ反転させる。図２の動作タイミ
ング例（送信側）の網掛け部分が、この送信データDATA
の最終ビットの第４ビット"0" の後半の極性の"0" から
"1" への反転を示している。そして図１の点線内の極性
反転回路により, 送信データDATAの最終ビットの後半の
極性が反転している。図３は本発明の実施例の転送回路
の受信側の構成であり，其の点線で示した部分「STROBE
生成回路」が, 受信クロックCLOCK に対する受信データ
DATAの極性の変化を監視し（図３の回路では、受信デー
タDATAの極性の変化に対する受信クロックCLOCK の状態
H/L を監視しているが、同じ事になる。),ワードの境界
を検出して、パラレル出力の 4bitラッチ回路を起動す
る為の信号STROBEを生成している。図４は、図３の回路
（受信側）における信号STROBEを生成する時の動作タイ
ミングを示している。図４の(a)は受信データDATAの最
終の第４ビットが"0" の時の動作を示し、図４の(b)は
其の最終の第４ビットが"1" の時の動作を示す。何れの
場合も、受信データDATAの最終の第４ビットの"0"又は
"1"の後半で極性が通常時と反転している。図３の実施
例のSTROBE生成回路で、フリップフロップ FF 1 および
FF 2 は、受信データDATAの立上りエッジ（矢印）で，
クロックCLOCK をサンプルしている。この為, 受信デー
タDATAの最終ビット以外の場合は、そのFF 1とFF 2の Q
出力は常に"H" となっている。何故ならば、受信データ
DATAは受信クロックCLOCK の立上りより後で変化してい
るからである。其のデータDATAの最終ビットが受信され
ると、其の最終ビットの後半で極性が通常と反転してい
るので、上記のサンプル出力は、受信データDATAの各極
性"1/0"により, FF 1または FF 2 の何れか一方の Q出
力が"L" となる。この一方の Q出力の"L" を ANDゲート
で検出し, ワンショット回路を起動する事により, 出力
として STROBE信号を生成している。一定時間経過した
後の FF 1 および FF 2 をクリアする為のリセット信号
も, 此のワンショット回路から供給される。これによ
り、２つのフリップフロップ FF 1 および FF 2 は、初
期状態に復帰する。
【００１２】
【発明の効果】以上説明した如く、本発明によれば、従
来回路に，小規模の回路（送信側の極性反転路と受信側
のSTROBE生成回路) を付加するだけで、より少ない信号
線（従来は３本必要であったのが２本で済む）でのシリ
アルデータ転送が可能となる。特に小形機器内のシリア
ルデータ転送の要求時に，受信側ＬＳＩのピン数の低減
が可能となり、機器の小形化へ大きく貢献する効果が得
られる。
来回路に，小規模の回路（送信側の極性反転路と受信側
のSTROBE生成回路) を付加するだけで、より少ない信号
線（従来は３本必要であったのが２本で済む）でのシリ
アルデータ転送が可能となる。特に小形機器内のシリア
ルデータ転送の要求時に，受信側ＬＳＩのピン数の低減
が可能となり、機器の小形化へ大きく貢献する効果が得
られる。
【図１】 本発明のシリアルデータの転送回路の基本構
成（送信側）を示す原理図
成（送信側）を示す原理図
【図２】 本発明の実施例のシリアルデータの転送回路
（送信側）の動作タイミング例の図
（送信側）の動作タイミング例の図
【図３】 本発明のシリアルデータの転送回路の基本構
成（受信側）を示す原理図
成（受信側）を示す原理図
【図４】 本発明の実施例のシリアルデータの転送回路
（受信側）の動作タイミング例の図
（受信側）の動作タイミング例の図
【図５】 従来のシリアルデータの転送回路（受信側）
の構成図と転送動作のタイミング図
の構成図と転送動作のタイミング図
(1) は送信側の極性反転回路、(2) は受信側のSTROBE生
成回路である。
成回路である。
Claims (1)
- 【請求項１】 複数ビットを単位とするワードのデータ
(DATA)をビット毎に伝送する信号線と、そのデータ(DAT
A)のビットに同期して伝送されるクロック(CLOCK)の信
号線とによりシリアルにワードのデータの転送を行うシ
リアルデータの転送回路であって、該データの転送元
（送信側）では、該シリアルのワードのデータ(DATA)の
境界となる最終ビットのデータの其のクロック(CLOCK)
に対する位相を通常位相と異なる極性に反転変化させる
極性反転回路(1) を具え、該データの転送先（受信側）
では、予め定めた受信クロック(CLOCK) の立上り又は立
下りのエッジで受信データ(DATA)をシリアル/ パラレル
変換回路(4個のD-FF) へ入力すると共に、該受信データ
(DATA)の位相の変化点のクロック(CLOCK) を監視(FF 1,
FF 2,AND)し、予め定めた該クロック(CLOCK) の極性
("1") と逆の極性("0") が検出された時に前記ワードの
境界の最終ビットのデータを受信したものとして信号(S
TROBE)を生成するSTROBE生成回路(2) を具え、該STROBE
生成回路(2)の出力信号(STROBE)により, パラレル出力
回路であるラッチ回路を起動することを特徴としたシリ
アルデータの転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232745A JPH0784896A (ja) | 1993-09-20 | 1993-09-20 | シリアルデータの転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232745A JPH0784896A (ja) | 1993-09-20 | 1993-09-20 | シリアルデータの転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784896A true JPH0784896A (ja) | 1995-03-31 |
Family
ID=16944100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5232745A Pending JPH0784896A (ja) | 1993-09-20 | 1993-09-20 | シリアルデータの転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784896A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9327357B2 (en) | 2010-08-31 | 2016-05-03 | Aisin Seiki Kabushiki Kaisha | Gear machining apparatus, cutter and strain wave gearing device |
-
1993
- 1993-09-20 JP JP5232745A patent/JPH0784896A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9327357B2 (en) | 2010-08-31 | 2016-05-03 | Aisin Seiki Kabushiki Kaisha | Gear machining apparatus, cutter and strain wave gearing device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030819 |