KR100364674B1 - 동기신호 에러 보상장치 - Google Patents
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Abstract
본 발명은 드롭 아웃(droup out) 발생시 동기신호를 보상하여 정상적인 영상/음성신호를 구현하도록 한 동기신호 에러 보상장치에 관한 것이다.
이러한 본 발명은 직렬 비트 스트림 데이타를 병렬로 변환하여 병렬 시프트부로 전송하는 직렬/병렬 변환부와; 직렬 비트 스트림 데이타를 동기신호와 비교하여 기 설정된 다수개의 동기신호를 검출하여 동기신호 카운트부 및 병렬 시프트부에 각각 전송하는 동기신호 검출부와; 동기신호 검출부에서 검출된 다수개의 동기신호를 내부의 클럭 발생기로부터 발생된 클럭으로 카운트하여 그 결과값을 출력하는 동기신호 카운트부와; 동기신호 검출부와 동기신호 카운트부에서 각각 얻어진 신호에 따라 상기 직렬/병렬 변환부에서 변환된 병렬 데이타를 바이트단위로 시프트 시키는 병렬 시프트부와; 병렬 시프트부의 출력신호와 동기신호 검출부에서 최종 출력되는 동기신호를 논리곱하여 그 결과신호를 출력시키는 논리부를 구비한다.
Description
본 발명은 직렬 고속 비트 스티림(Serial high bit stream)데이타내의 동기 신호 검출에 관한 것으로, 특히 드롭 아웃(droup out) 발생시 동기신호를 보상하여 정상적인 영상/음성신호를 구현하도록 한 동기신호 에러 보상장치에 관한 것이다.
제 1 도는 종래 동기신호 검출장치 블럭 구성도이다.
도시된 바와 같이, 입력되는 데이타 스트림에서 동기 신호를 검출하기 위해 동기값을 비교하는 동기신호 비교부(1)와, 상기 동기신호 비교부(1)를 통한 신호로 부터 1차 동기신호를 검출하는 제 1 동기신호 검출부(2)와, 상기 제 1 동기신호 검출부(2)로 부터 1차 동기신호가 검출되면 동작하여 동기신호를 카운트하는 윈도우 카운터(3)와, 상기 윈도우 카운트(3)의 출력신호에 따라 상기 제 1 동기신호 검출부(2)에서 출력된 신호를 기준으로 하는 일정 주기의 펄스를 출력하는 윈도우 비교기(4)와, 상기 윈도우 비교기(4)로 부터 출력된 펄스로 부터 동기신호를 검출하는 제 2 동기신호 검출부(5)와, 상기 제 2 동기신호 검출부(5)에서 출력된 동기신호를 래치시키는 래치부(6)와, 상기 입력되는 직렬 데이타 스트림을 병렬 데이타로 변환하는 직렬/병렬 변환기(7)와, 상기 직렬/병렬 변환기(7)에서 출력된 병렬 데이타를 래치하는 데이타 래치부(8)로 구성 되었다.
이와 같이 구성된 종래 동기신호 검출장치의 동작을 첨부한 도면 제 2 도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 제 2 도의 (가)와 같은 nbyte의 직렬 데이타 스트림을 동기신호 비교부(1)는 동기신호를 검출하기 위해 동기값을 비교하게 된다.
이때 입력되는 직렬 데이타 스트림으로 부터 동기신호가 존재하게 되면 제 1 동기신호 검출부(2)는 입력되는 데이타로 부터 1차 동기신호를 검출하여 제 2 도의 (나)와 같은 파형을 출력하게 된다.
1차 동기신호가 검출되면 윈도우 카운터(3)는 구동을 하여 동기신호를 카운트하게 되고, 그 카운트값(제 2 도의 다와 같은 파형)에 의해 윈도우 비교부(4)는2차 동기신호가 입력되는 순간 1차 동기신호와 비교하여 그 결과 데이타를 출력하게 된다.
제 2 동기신호 검출부(5)는 그 출력 데이타로 부터 제 2 도의 (라)와 같이 2차 동기신호를 검출하여 출력하게 되고, 래치부(6)는 그 2차 동기신호를 최종 동기신호로 래치하여 출력하게 된다.
아울러 입력되는 직렬 데이타 스트림은 직렬/병렬 변환기(7)에서 병렬 데이타로 변환되고, 데이타 래치부(8)를 통해 래치된 후 데이타 스트림으로 출력되어진다.
그러나 이러한 종래의 동기신호 검출장치는 데이타 스트림에서 동기 신호가 드롭 아웃되거나 에러가 발생된 경우에는 데이타의 오류를 발생하는 문제점이 있었다.
따라서 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 드롭 아웃(droup out) 발생시 동기신호를 보상하여 정상적인 영상/음성신호를 구현하도록 한 동기신호 에러 보상장치를 제공하는데 있다.
이러한 본 발명의 목적을 달성하기 위한 기술적 수단은,
직렬 비트 스트림 데이타를 병렬로 변환하여 병렬 시프트수단으로 전송하는 직렬/병렬 변환수단과;
상기 직렬 비트 스트림 데이타를 동기신호와 비교하고 기설정된 다수개의 동기신호를 검출하여 동기신호 카운팅수단 및 병렬 시프트수단에 각각 전송하는 동기신호 검출수단과;
상기 동기신호 검출수단에서 검출된 다수개의 동기신호를 내부의 클럭 발생기로부터 발생된 클럭으로 카운트하여 그 결과값을 출력하는 동기신호 카운트수단과;
상기 동기신호 검출수단과 동기신호 카운트수단에서 각각 얻어진 신호에 따라 상기 직렬/병렬 변환수단에서 변환된 병렬 데이타를 시프트 시키는 병렬 시프트수단과;
상기 병렬 시프트수단의 출력신호와 상기 동기신호 검출수단에서 최종 출력되는 동기신호를 논리하여 그 결과신호를 출력시키는 논리수단으로 이루어진다.
이하, 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
제 3 도는 본 발명에 의한 동기신호 에러 보상장치 구성도이다.
도시된 바와 같이, 직렬 비트 스트림 데이타를 병렬로 변환하여 병렬 시프트수단으로 전송하는 직렬/병렬 변환부(100)와, 상기 직렬 비트 스트림 데이타를 동기신호와 비교하여 기설정된 다수개의 동기신호를 검출하여 동기신호 카운트부(300) 및 병렬 시프트부(400)에 각각 전송하는 동기신호 검출부(200)와, 상기 동기신호 검출부(200)에서 검출된 다수개의 동기신호를 내부의 클럭 발생기로부터 발생된 클럭으로 카운트하여 그 결과값을 출력하는 동기신호 카운트부(300)와, 상기 동기신호 검출부(200)와 동기신호 카운트부(300)에서 각각 얻어진 신호에 따라 상기 직렬/병렬 변환부(100)에서 변환된 병렬 데이타를 시프트 시키는 병렬 시프트부(400)와, 상기 병렬 시프트부(400)의 출력신호와 상기 동기신호 검출부(200)에서 최종 출력되는 동기신호를 논리하여 그 결과신호를 출력시키는 논리부(500)로 구성 되었다.
상기에서 동기신호 검출부(200)는 입력되는 데이타 스트림에서 동기 신호를 검출하기 위해 동기값을 비교하는 제 1 동기신호 비교부(201)와, 상기 제 1 동기신호 비교부(201)를 통한 신호로 부터 1차 동기신호를 검출하는 제 1 동기신호 검출부(202)와, 상기 제 1 동기신호 검출부(202)로 부터 출력된 1차 동기신호를 기준으로일정 주기의 윈도우 펄스를 발생시키는 제 1 동기신호 윈도우기(203)와, 상기 제 1 동기신호 윈도우기(203)의 출력신호와 제 1 동기신호 검출부(202)에서 출력된 동기신호를 비교하여 그 결과치를 출력하는 제 2 동기신호 비교부(204)와, 상기 제 2 동기신호 비교부(204)를 통한 신호로 부터 2차 동기신호를 검출하는 제 2 동기신호 검출부(205)와, 상기 제 2 동기신호 검출부(205)로 부터 출력된 2차 동기신호를 기준으로 일정 주기의 윈도우 펄스를 발생시키는 제 2 동기신호 윈도우기(206)와, 상기 제 2 동기신호 윈도우기(206)의 출력신호와 제 2 동기신호 검출부(205)에서 출력된 동기신호를 비교하여 그 결과치를 출력하는 제 3 동기신호 비교부(207)와 상기 제 3 동기신호 비교부(207)에서 출력된 신호로 부터 동기신호를 검출하여 출력하는 제 3 동기신호 검출부(208)로 구성 되었다.
아울러 동기신호 카운트부(300)는 상기 동기신호 검출부(200)에서 얻어진 제 1 내지 제 3 동기신호를 논리곱하는 제 1 앤드게이트(301)와, 상기 제 1 앤드게이트(301)에서 출력된 신호를 내부의 클럭 발생기에서 발생된 클럭에 동기시켜 출력하는 플립플롭(302)과, 상기 플립플롭(302)의 출력신호를 카운트하고 그 결과치를 출력하는 카운터(303)와, 상기 카운터(303)의 출력신호를 위상 반전시키는인버터(304)와, 상기 인버터(304)의 출력신호와 상기 플립플롭(302)의 출력신호를 논리곱하여 그 결과치를 출력하는 제 2 앤드게이트(305)와, 상기 제 2 앤드게이트(305)의 출력신호와 상기 클럭을 논리곱하여 그 결과치를 출력하는 제 3 앤드게이트(306)로 구성 되었다.
또한, 병렬 시프트부(400)는 상기 동기신호 검출부(200)에서 검출된 제 1 내지 제 3 동기신호를 상기 동기신호 카운트부(300)에서 출력된 신호에 동기시켜 출력하는 제 1 내지 제 3 플립플롭(401 - 403)과, 상기 제 1 내지 제 3 플립플롭(401 - 403)의 각 출력신호를 논리곱하여 그 결과치를 출력하는 앤드게이트(404)와, 상기 앤드게이트(404)의 출력신호에 따라 상기 직렬/병렬 변환부(100)에서 출력된 병렬 데이타를 바이트 단위로 시프트시키는 바이트 시프트기(405)로 구성 되었다.
이와 같이 구성된 본 발명에 의한 동기신호 에러 보상장치의 작용 및 효과를 첨부한 도면 제 4 도 내지 제 6 도를 참조하여 설명하면 다음과 같다.
먼저, 직렬/병렬 변환부(100)는 입력되는 직렬 비트 스트림 데이타(고속 데이타 정보)를 병렬 데이타로 변환하여 병렬 시프트부(400)에 전송하게되고, 동기신호 검출부(200)내의 제 1 동기신호 비교부(201)는 입력 신호중에서 동기신호(일예로써, 47H : 01000111)를 비교하여 일치된 신호가 입력되면 펄스를 발생시켜 제 1 동기신호 검출부(202)에 인가한다.
즉, 제 1 동기신호 비교부(201)는 제 6 도의 (가)와 같이 입력되는 직렬 비트 스트림 데이타를 (나)와 같은 동기신호를 클럭으로 제 1 내지 제 8 플립플롭(201a - 201h)에 동기시켜 동기신호 비교값을 출력하게 되고, 그 출력중제 1 내지 제 4 인버터(201i,201j,201k,201m)로 반전된 신호와 그 이외의 출력신호를 앤드게이트(201n)로 논리곱하여 그 결과치를 동기신호 비교값으로 출력시키게 된다.
이렇게 출력되는 동기신호 비교값으로부터 제 1 동기신호 검출부(202)는 1차 동기신호를 검출하여 출력시키게 되고, 제 1 동기신호 윈도우기(203)는 1차 동기신호가 검출되면 그 검출된 l차 동기신호를 기준으로 일정한 주기(일예로써, Nbyte단위)로 윈도우 펄스를 제 6 도의 (다)와 같이 발생하여 제 2 동기신호 비교부(204)에 인가한다.
제 2 동기신호 비교부(204)는 제 1 동기신호 윈도우기(203)에서 출력된 윈도우 펄스와 제 1 동기신호 검출부(202)에서 검출된 제 1 동기신호를 비교하여 그 결과치를 제 2 동기신호 검출부(205)에 인가하게 되고, 제 2 동기신호 검출부(205)는 그 인가되는 신호로 부터 제 2 동기신호를 검출하여 출력하게 된다.
그러면 제 2 동기신호 윈도우기(206)는 검출된 제 2 동기신호를 기준으로 일정한 주기의 윈도우 펄스를 발생하여 제 3 동기신호 비교부(207)에 인가하게되고, 제 3 동기신호 비교부(207)는 그 윈도우 펄스와 제 2 동기신호 검출부(205)에서 출력된 제 2 동기신호를 비교하여 그 결과치를 제 3 동기신호 검출부(208)에 인가한다.
이에 따라 제 3 동기신호 검출부(208)는 입력되는 신호로 부터 제 3 동기신호를 검출하여 논리부(500) 및 병렬 시프트부(400)에 출력시키게 된다.
한편, 동기신호 카운트부(300)는 상기와 같이 동기신호 검출부(200)로 부터제 1 내지 제 3 동기신호가 검출되면 제 1 앤드 게이트(301)로 그 제 1 내지 제 3 동기신호를 논리곱하고 그 결과치를 플립플롭(302)에 데이타로 인가한다.
이때 플립플롭(302)의 클럭단에는 내부의 클럭 발생기에서 발생된 클럭이 인가되므로 플립플롭(302)은 그 클럭에 데이타를 동기시켜 출력시키게 된다.
이렇게 출력되는 신호는 제 2 앤드게이트(305)에 입력됨과 동시에 카운터(303)에 인에이블 신호로 인가되고, 이에 따라 카운터(303)는 N카운팅을 행하여 그 결과치를 출력하게된다.
카운터(303)에서 출력되는 신호는 인버터(304)에서 위상반전된 후 상기한 제 2 앤드게이트(305)에 입력되어지고, 제 2 앤드게이트(302)는 두입력신호를 논리곱하여 그 결과신호를 출력시키게 되고, 제 3 앤드게이트(306)는 그 출력신호와 상기한 클럭 발생기에서 발생한 클럭을 논리곱하여 그 결과치를 바이트 단위의 펄스로 출력하여 병렬 시프트부(400)내의 제 1 내지 제 3 플립플롭(401 - 403)에 클럭으로 공급한다.
그러면 병렬 시프트부(400)는 제 1 내지 제 3 플립플롭(401 - 403)으로 상기한 동기신호 검출부(200)에서 얻어진 제 1 내지 제 3 동기신호를 공급된 클럭에 각각 동기시켜 출력시키게 되고, 앤드게이트(404)로 제 1 내지 제 3 플립플롭(401 - 403)의 출력신호를 논리곱하여 그 결과치를 바이트 시프트기(405)에 인에이블 신호로 인가한다.
즉, 제 1 내지 제 3 플립플롭(401 - 403)은 제 1 내지 제 3 동기신호가 일치된 경우에 각각 하이신호를 출력시키게 되고, 앤드게이트(404)는 그 세신호가 모두하이신호인 경우(제 1 내지 제 3 동기신호가 일치된 경우)에만 하이신호를 인에이블신호로 발생하여 바이트 시프트기(405)에 인가한다.
그러면 바이트 시프트기(405)는 상기한 인에이블 신호가 하이신호인 경우 상기한 직렬/병렬 변환부(100)에서 변환된 병렬 데이타를 바이트 단위로 시프트시켜 논리부(500)에 인가한다.
여기서 바이트 시프트기(405)는 제 5 도에 도시된 바와 같이, 입력신호가 a,b,c,d,e,f,g,h일 경우 출력값은 A,B,C,D값이 플래그값에 따라 1바이트씩 병렬 지연되도록 구성된다.
한편, 논리부(500)는 이렇게 병렬 시프트된 데이타와 동기신호 검출부(200)내의 제 3 동기신호 검출부(208)에서 출력된 제 3 동기신호를 내부의 앤드게이트(501)로 논리곱하여 그 결과치를 최종 동기신호로 출력을 하게되는 것이다.
이상에서와 같이 본 발명은 MPEG 비디오/오디오 시스템에서 드롭 아웃이나 과다한 스크래치에 의해 동기신호가 무너지는 경우에도 동기신호를 바이트 단위로 지연시켜 보상 함으로써 데이타의 에러 확률을 저감시킬 수 있는 효과가 있다.
제 1 도는 종래 동기신호 검출장치 블럭 구성도.
제 2 도는 종래 동기신호 검출 타이밍도.
제 3 도는 본 발명에 의한 동기신호 에러 보상장치 블럭 구성도.
제 4 도는 제 3 도의 동기신호 비교부 상세구성도.
제 5 도는 제 3 도의 바이트 시프트부 상세구성도.
제 6 도는 본 발명에서 동기신호 검출 타이밍도.
** 도면의 주요 부분에 대한 부호의 설명 **
100 : 직렬/병렬 변환부 200 : 동기신호 검출부
300 : 동기신호 카운트부 400 : 병렬 시프트부
Claims (4)
- 직렬 비트 스트림 데이타를 병렬로 변환하여 병렬 시프트수단(400)으로 전송하는 직렬/병렬 변환수단(100)과;상기 직렬 비트 스트림 데이타를 동기신호와 비교하여 기설정된 다수개의 동기신호를 검출하여 동기신호 카운트수단(300) 및 병렬 시프트수단(400)에 각각 전송하는 동기신호 검출수단(200)과;상기 동기신호 검출수단(200)에서 검출된 다수개의 동기신호를 내부의 클럭 발생기로부터 발생된 클럭으로 카운트하여 그 결과값을 출력하는 동기신호 카운트수단(300)과;상기 동기신호 검출수단(200)과 동기신호 카운트수단(300)에서 각각 얻어진 신호에 따라 상기 직렬/병렬 변환수단(100)에서 변환된 병렬 데이타를 바이트단위로 시프트 시키는 병렬 시프트수단(400)과;상기 병렬 시프트수단(400)의 출력신호와 상기 동기신호 검출수단(200)에서 최종 출력되는 동기신호를 논리곱하여 그 결과신호를 출력시키는 논리수단(500)으로 구성된 것을 특징으로 하는 동기신호 에러 보상장치.
- 제 1 항에 있어서,상기 동기신호 검출수단(200)은 입력되는 데이타 스트림에서 동기 신호를 검출하기 위해 동기값을 비교하는 제 1 동기신호 비교부(201)와, 상기 제 1 동기신호비교부(201)를 통한 신호로 부터 1차 동기신호를 검출하는 제 1 동기신호 검출부(202)와, 상기 제 1 동기신호 검출부(202)로 부터 출력된 1차 동기신호를 기준으로 일정 주기의 윈도우 펄스를 발생시키는 제 1 동기신호 윈도우기(203)와, 상기 제 1 동기신호 윈도우기(203)의 출력신호와 제 1 동기신호 검출부(202)에서 출력된 동기신호를 비교하여 그 결과치를 출력하는 제 2 동기신호 비교부(204)와, 상기 제 2 동기신호 비교부(204)를 통한 신호로 부터 2차 동기신호를 검출하는 제 2 동기신호 검출부(205)와, 상기 제 2 동기신호 검출부(205)로 부터 출력된 2차 동기신호를 기준으로 일정 주기의 윈도우 펄스를 발생시키는 제 2 동기신호 윈도우기(206)와, 상기 제 2 동기신호 윈도우기(206)의 출력신호와 제 2 동기신호 검출부(205)에서 출력된 동기신호를 비교하여 그 결과치를 출력하는 제 3 동기신호 비교부(207)와, 상기 제 3 동기신호 비교부(207)에서 출력된 신호로 부터 동기신호를 검출하여 출력하는 제 3 동기신호 검출부(208)로 구성된 것을 특징으로 하는 동기신호 에러 보상장치.
- 제 1 항에 있어서,상기 동기신호 카운트수단(300)은 상기 동기신호 검출수단(200)에서 얻어진 제 1 내지 제 3 동기신호를 논리곱하는 제 1 앤드게이트(301)와, 상기 제 1 앤드게이트(301)에서 출력된 신호를 내부의 클럭 발생기에서 발생된 클럭에 동기시켜 출력하는 플립플롭(302)과, 상기 플립플롭(302)의 출력신호를 카운트하고 그 결과치를 출력하는 카운터(303)와, 상기 카운터(303)의 출력신호를 위상 반전시키는 인버터(304)와, 상기 인버터(304)의 출력신호와 상기 플립플롭(302)의 출력신호를 논리곱하여 그 결과치를 출력하는 제 2 앤드게이트(305)와, 상기 제 2 앤드게이트(305)의 출력신호와 상기 클럭을 논리곱하여 그 결과치를 출력하는 제 3 앤드게이트(306)로 구성된 것을 특징으로 하는 동기신호 에러 보상장치.
- 제 1 항에 있어서,상기 병렬 시프트수단(400)은 상기 동기신호 검출수단(200)에서 검출된 제 1 내지 제 3 동기신호를 상기 동기신호 카운트수단(300)에서 출력된 신호에 동기시켜 출력하는 제 1 내지 제 3 플립플롭(401 - 403)과, 상기 제 1 내지 제 3 플립플롭(401 - 403)의 각 출력신호를 논리곱하여 그 결과치를 출력하는 앤드게이트(404)와, 상기 앤드게이트(404)의 출력신호에 따라 상기 직렬/병렬 변환수단(100)에서 출력된 병렬 데이타를 바이트 단위로 시프트시키는 바이트 시프트기(405)로 구성된 것을 특징으로 하는 동기신호 에러 보상장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960003493A KR100364674B1 (ko) | 1996-02-13 | 1996-02-13 | 동기신호 에러 보상장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960003493A KR100364674B1 (ko) | 1996-02-13 | 1996-02-13 | 동기신호 에러 보상장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970064282A KR970064282A (ko) | 1997-09-12 |
| KR100364674B1 true KR100364674B1 (ko) | 2003-03-04 |
Family
ID=37490972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960003493A KR100364674B1 (ko) | 1996-02-13 | 1996-02-13 | 동기신호 에러 보상장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100364674B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5333270A (en) * | 1992-12-29 | 1994-07-26 | National Semiconductor Corporation | FDDI configuration management state machine controller |
| JPH07320419A (ja) * | 1994-05-25 | 1995-12-08 | Toshiba Corp | ビットストリーム・バイト化装置 |
| KR950035184A (ko) * | 1994-05-12 | 1995-12-30 | 이헌조 | 직렬 비트 스트림의 동기 에러 보상 회로 |
-
1996
- 1996-02-13 KR KR1019960003493A patent/KR100364674B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5333270A (en) * | 1992-12-29 | 1994-07-26 | National Semiconductor Corporation | FDDI configuration management state machine controller |
| KR950035184A (ko) * | 1994-05-12 | 1995-12-30 | 이헌조 | 직렬 비트 스트림의 동기 에러 보상 회로 |
| JPH07320419A (ja) * | 1994-05-25 | 1995-12-08 | Toshiba Corp | ビットストリーム・バイト化装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970064282A (ko) | 1997-09-12 |
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