KR970064282A - 동기신호 에러 보상장치 - Google Patents

동기신호 에러 보상장치 Download PDF

Info

Publication number
KR970064282A
KR970064282A KR1019960003493A KR19960003493A KR970064282A KR 970064282 A KR970064282 A KR 970064282A KR 1019960003493 A KR1019960003493 A KR 1019960003493A KR 19960003493 A KR19960003493 A KR 19960003493A KR 970064282 A KR970064282 A KR 970064282A
Authority
KR
South Korea
Prior art keywords
signal
unit
parallel
synchronous
detecting
Prior art date
Application number
KR1019960003493A
Other languages
English (en)
Other versions
KR100364674B1 (ko
Inventor
오재술
Original Assignee
구자홍
Lg 전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구자홍, Lg 전자 주식회사 filed Critical 구자홍
Priority to KR1019960003493A priority Critical patent/KR100364674B1/ko
Publication of KR970064282A publication Critical patent/KR970064282A/ko
Application granted granted Critical
Publication of KR100364674B1 publication Critical patent/KR100364674B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/08—Separation of synchronising signals from picture signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명은 드롭 아웃(drop out) 발생시 동기신호를 보상하여 정상적인 영상/음성신호를 구현하도록 한 동기신호 에러 보상장치에 관한 것이다. 이러한 본 발명은 직렬 비트 스트림 데이타를 병렬로 변환하여 병렬 시프트부로 전송하는 직렬/병렬 변환부와; 직렬 비트 스트림 데이타를 동기신호와 비교하여 기설정된 다수개의 동기신호를 검출하여 동기신호 카운트부 및 병렬 시프트부에 각 전송하는 동기신호 검출부와; 동기신호 검출부에서 검출된 다수개의 동기신호를 내부의 클럭 발생기로부터 발생된 클럭으로 카운트하여 그 결과값을 출력하는 동기신호 카운트부와; 동기신호 검출부와 동기신호 카운트부에서 각각 얻어진 신호에 따라 상기 직렬/병렬 변환부에서 변환된 병렬 데이타를 바이트단위로 시프트시키는 병렬 시프트부와; 병렬 시프트부의 출력신호와 동기신호 검출부에서 최종 출력되는 동기신홀르 논리곱하여 그 결과신호를 출력시키는 논리부를 구비한다.

Description

동기신호 에러 보상장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 동기신호 에러 보상장치 블록 구성도.
제6도는 본 발명에서 동기신호 검출 타이밍도.

Claims (4)

  1. 직렬 비트 스트림 데이타를 병렬로 변환하여 병렬 시프트수단(400)으로 전송하는 직렬/병렬 변환수단(100)과; 상기 직렬 비트 스트림 데이타를 동기신호와 비교하여 기설정된 다수개의 동기 신호를 검출하여 동기신호 카운트수단(300) 및 병렬 시프트수단(400)에 각각 전송하는 동기신호 검출수단(200)과; 상기 동기신호 검출수단(200)에서 검출된 다수개의 동기신호를 내부의 클럭 발생기로부터 발생된 클럭으로 카운트하여 그 결과값을 출력하는 동기신호 카운트수단(300)과; 상기 동기신호 검출수단(200)과 동기신호 카운트수단(300)에서 각각 얻어진 신호에 따라 상기 직렬/병렬 변환수단(100)에서 변환된 병렬 데이타를 바이트단위로 시프트시키는 병렬 시프트수단(400)과; 상기 병렬 시프트수단(400)의 출력신호와 상기 동기신호 검출수단(200)에서 최종 출력되는 동기신호를 논리곱하여 그 결과신호를 출력시키는 논리수단(500)으로 구성된 것을 특징으로 하는 동기신호 에러 보상장치.
  2. 제1항에 있어서, 상기 동기신호 검출수단(200)은 입력되는 데이타 스트림에서 동기 신호를 검출하기 위해 동기값을 비교하는 제1동기신호 비교부(201)와, 상기 제1동기신호 비교부(201)를 통한 신호로부터 1차 동기신호를 검출하는 제1동기신호 검출부(202)와, 상기 제1동기신호 검출부(202)로부터 출력된 1차동기신호를 기준으로 일정 주기의 윈도우 펄스를 발생시키는 제1동기신호 윈도우기(203)와, 상기 제1동기 신호 윈도우기(203)의 출력신호와 제1동기신호 검출부(202)에서 출력된 동기신호를 비교하여 그 결과치를 출력하는 제2동기신호 비교부(204)와, 상기 제2동기신호 비교부(204)를 통한 신호로부터 2차동기신호를 검출하는 제2동기신호 검출부(205)와, 상기 제2동기신호 검출부(205)로부터 출력된 2차 동기신호를 기준으로 일정주기의 윈도우 펄스를 발생시키는 제2동기신호 윈도우기(206)와, 상기 제2동기신호 윈도우기(206)의 출력신호와 제2동기신호 검출부(205)에서 출려된 동기 신호를 비교하여 그 결과치를 출력하는 제3동기신호 비교부(207)와, 상기 제3동기신호 비교부(207)에서 출력된 신호로부터 동기신호를 검출하여 출력하는 제3동기신호 검출부(208)로 구성된 것을 특징으로 하는 동기신호 에러 보상장치.
  3. 제1항에 있어서, 상기 동기신호 카운트수단(300)은 상기 동기신호 검출수단(200)에서 얻어진 제1내지 제3동기신호를 논리곱하는 제1앤드게이트(301)와, 상기 제1앤드게이트(301)에서 출력된 신호를 내부의 클럭발생기에서 발생된 클럭에 동기시켜 출력하는 플립플롭(302)과, 상기 플립플롭(302)의 출력신호를 카운트하고 그 결과치를 출력하는 카운터(303)와, 상기 카운터(303)의 출력신호를 위상 반전시키는 인버터(304)와, 상기 인버터(304)의 출력신호와 상기 플립플롭(302)의 출력신호를 논리곱하여 그 결과치를 출력하는 제2앤드게이트(305)와 상기 제2앤드게이트(305)의 출력신호와 상기 클럭을 논리곱하여 그 결과치를 출력하는 제3앤드게이트(306)로 구성된 것을 특징으로 하는 동기신호 에러 보상장치.
  4. 제1항에 있어서, 상기 병렬 시프트수단(400)은 상기 동기신호 검출수단(20)에서 검출된 제1내지 제3동기 신호를 상기 동기신호 카운트수단(300)에서 출력된 신호에 동기시켜 출력하는 제1 내지 제3플립플롭(401-403)과, 상기 제1 내지 제3플립플롭(401-403)의 각 출력신호를 논리곱하여 그 결과치를 출력하는 앤드게이트(404)와, 상기 앤드게이트(404)의 출력신호에 따라 상기 직렬/병렬 변환수단(100)에서 출력된 병렬 데이타를 바이트 단위로 시프트시키는 바이트 시프트기(405)로 구성된 것을 특징으로 하는 동기신호 에러 보상장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960003493A 1996-02-13 1996-02-13 동기신호 에러 보상장치 KR100364674B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960003493A KR100364674B1 (ko) 1996-02-13 1996-02-13 동기신호 에러 보상장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960003493A KR100364674B1 (ko) 1996-02-13 1996-02-13 동기신호 에러 보상장치

Publications (2)

Publication Number Publication Date
KR970064282A true KR970064282A (ko) 1997-09-12
KR100364674B1 KR100364674B1 (ko) 2003-03-04

Family

ID=37490972

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960003493A KR100364674B1 (ko) 1996-02-13 1996-02-13 동기신호 에러 보상장치

Country Status (1)

Country Link
KR (1) KR100364674B1 (ko)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5333270A (en) * 1992-12-29 1994-07-26 National Semiconductor Corporation FDDI configuration management state machine controller
KR950035184A (ko) * 1994-05-12 1995-12-30 이헌조 직렬 비트 스트림의 동기 에러 보상 회로
JPH07320419A (ja) * 1994-05-25 1995-12-08 Toshiba Corp ビットストリーム・バイト化装置

Also Published As

Publication number Publication date
KR100364674B1 (ko) 2003-03-04

Similar Documents

Publication Publication Date Title
KR960028051A (ko) 프레임 동기 장치
KR930015669A (ko) 기수/우수의 필드 검출장치
US5708685A (en) Frame synchronous signal detector
KR970064282A (ko) 동기신호 에러 보상장치
JP3326789B2 (ja) シリアル／パラレル変換回路
KR950035184A (ko) 직렬 비트 스트림의 동기 에러 보상 회로
KR960027637A (ko) 동기신호 검출장치
KR940003324A (ko) D2 mac신호의 프레임동기검출방법 및 장치
KR950005765Y1 (ko) 디지탈 텔레비젼의 수직동기 발생장치
KR100303726B1 (ko) 동기신호에러검출보상장치
KR960011109B1 (ko) 클럭의 위상차 및 프레임 정렬을 위한 비트 동기 회로
KR950033852A (ko) 직렬 통신 장치에서의 수신부 에프 아이 에프 오 버퍼 정합 장치
KR870006739A (ko) 프레임 동기 검출 방법 및 회로
KR200229125Y1 (ko) 입출력보드에서의 바이트 클럭 발생 장치
KR950035095A (ko) 디지탈 신호의 위상동기 장치
KR960011307B1 (ko) 자화면 위치 설정회로
KR970017424A (ko) 섹터동기신호 발생방법 및 장치
KR920005511A (ko) 프레임 검출 회로
JPH04298133A (ja) フレーム同期回路
KR950028420A (ko) 디지탈재생시스템의 동기신호검출장치
KR960043640A (ko) 프레임 데이터 수신장치
KR940001667A (ko) 영상신호 유무판별장치
KR950022357A (ko) 디지탈 초고주파 전송장치의 블럭 동기회로
KR870004598A (ko) 2선식 디지탈 전화기의 동기 및 타이밍 신호 발생회로
KR940003184A (ko) Mac 방식의 라인 동기검출회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070918

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee