KR970064282A - 동기신호 에러 보상장치 - Google Patents

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Abstract

본 발명은 드롭 아웃(drop out) 발생시 동기신호를 보상하여 정상적인 영상/음성신호를 구현하도록 한 동기신호 에러 보상장치에 관한 것이다. 이러한 본 발명은 직렬 비트 스트림 데이타를 병렬로 변환하여 병렬 시프트부로 전송하는 직렬/병렬 변환부와; 직렬 비트 스트림 데이타를 동기신호와 비교하여 기설정된 다수개의 동기신호를 검출하여 동기신호 카운트부 및 병렬 시프트부에 각 전송하는 동기신호 검출부와; 동기신호 검출부에서 검출된 다수개의 동기신호를 내부의 클럭 발생기로부터 발생된 클럭으로 카운트하여 그 결과값을 출력하는 동기신호 카운트부와; 동기신호 검출부와 동기신호 카운트부에서 각각 얻어진 신호에 따라 상기 직렬/병렬 변환부에서 변환된 병렬 데이타를 바이트단위로 시프트시키는 병렬 시프트부와; 병렬 시프트부의 출력신호와 동기신호 검출부에서 최종 출력되는 동기신홀르 논리곱하여 그 결과신호를 출력시키는 논리부를 구비한다.

Description

동기신호 에러 보상장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 동기신호 에러 보상장치 블록 구성도.
제6도는 본 발명에서 동기신호 검출 타이밍도.

Claims (4)

  1. 직렬 비트 스트림 데이타를 병렬로 변환하여 병렬 시프트수단(400)으로 전송하는 직렬/병렬 변환수단(100)과; 상기 직렬 비트 스트림 데이타를 동기신호와 비교하여 기설정된 다수개의 동기 신호를 검출하여 동기신호 카운트수단(300) 및 병렬 시프트수단(400)에 각각 전송하는 동기신호 검출수단(200)과; 상기 동기신호 검출수단(200)에서 검출된 다수개의 동기신호를 내부의 클럭 발생기로부터 발생된 클럭으로 카운트하여 그 결과값을 출력하는 동기신호 카운트수단(300)과; 상기 동기신호 검출수단(200)과 동기신호 카운트수단(300)에서 각각 얻어진 신호에 따라 상기 직렬/병렬 변환수단(100)에서 변환된 병렬 데이타를 바이트단위로 시프트시키는 병렬 시프트수단(400)과; 상기 병렬 시프트수단(400)의 출력신호와 상기 동기신호 검출수단(200)에서 최종 출력되는 동기신호를 논리곱하여 그 결과신호를 출력시키는 논리수단(500)으로 구성된 것을 특징으로 하는 동기신호 에러 보상장치.
  2. 제1항에 있어서, 상기 동기신호 검출수단(200)은 입력되는 데이타 스트림에서 동기 신호를 검출하기 위해 동기값을 비교하는 제1동기신호 비교부(201)와, 상기 제1동기신호 비교부(201)를 통한 신호로부터 1차 동기신호를 검출하는 제1동기신호 검출부(202)와, 상기 제1동기신호 검출부(202)로부터 출력된 1차동기신호를 기준으로 일정 주기의 윈도우 펄스를 발생시키는 제1동기신호 윈도우기(203)와, 상기 제1동기 신호 윈도우기(203)의 출력신호와 제1동기신호 검출부(202)에서 출력된 동기신호를 비교하여 그 결과치를 출력하는 제2동기신호 비교부(204)와, 상기 제2동기신호 비교부(204)를 통한 신호로부터 2차동기신호를 검출하는 제2동기신호 검출부(205)와, 상기 제2동기신호 검출부(205)로부터 출력된 2차 동기신호를 기준으로 일정주기의 윈도우 펄스를 발생시키는 제2동기신호 윈도우기(206)와, 상기 제2동기신호 윈도우기(206)의 출력신호와 제2동기신호 검출부(205)에서 출려된 동기 신호를 비교하여 그 결과치를 출력하는 제3동기신호 비교부(207)와, 상기 제3동기신호 비교부(207)에서 출력된 신호로부터 동기신호를 검출하여 출력하는 제3동기신호 검출부(208)로 구성된 것을 특징으로 하는 동기신호 에러 보상장치.
  3. 제1항에 있어서, 상기 동기신호 카운트수단(300)은 상기 동기신호 검출수단(200)에서 얻어진 제1내지 제3동기신호를 논리곱하는 제1앤드게이트(301)와, 상기 제1앤드게이트(301)에서 출력된 신호를 내부의 클럭발생기에서 발생된 클럭에 동기시켜 출력하는 플립플롭(302)과, 상기 플립플롭(302)의 출력신호를 카운트하고 그 결과치를 출력하는 카운터(303)와, 상기 카운터(303)의 출력신호를 위상 반전시키는 인버터(304)와, 상기 인버터(304)의 출력신호와 상기 플립플롭(302)의 출력신호를 논리곱하여 그 결과치를 출력하는 제2앤드게이트(305)와 상기 제2앤드게이트(305)의 출력신호와 상기 클럭을 논리곱하여 그 결과치를 출력하는 제3앤드게이트(306)로 구성된 것을 특징으로 하는 동기신호 에러 보상장치.
  4. 제1항에 있어서, 상기 병렬 시프트수단(400)은 상기 동기신호 검출수단(20)에서 검출된 제1내지 제3동기 신호를 상기 동기신호 카운트수단(300)에서 출력된 신호에 동기시켜 출력하는 제1 내지 제3플립플롭(401-403)과, 상기 제1 내지 제3플립플롭(401-403)의 각 출력신호를 논리곱하여 그 결과치를 출력하는 앤드게이트(404)와, 상기 앤드게이트(404)의 출력신호에 따라 상기 직렬/병렬 변환수단(100)에서 출력된 병렬 데이타를 바이트 단위로 시프트시키는 바이트 시프트기(405)로 구성된 것을 특징으로 하는 동기신호 에러 보상장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960003493A 1996-02-13 1996-02-13 동기신호 에러 보상장치 KR100364674B1 (ko)

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