KR970001635B1 - 디지탈 브이씨알의 동기신호 검출회로 - Google Patents

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Abstract

내용 없음.

Description

디지탈 브이씨알의 동기신호 검출회로
제1도는 종래 지디탈 브이씨알의 동기신호 검출회로의 블럭도.
제2도는 제1도에 있어서, 정상동작시 각부 파형도.
제3도는 본 발명 디지탈 브이씨알의 동기신호 검출회로의 블럭도.
제4도는 제3도에 있어서, 수직 동기 보상부의 상세 회로도.
제5도는 제4도에 있어서, 각부의 파형도.
* 도면의 주요부분에 대한 부호의 설명
11 : 클럭발생부 12 : 동기검출부
13 : 신호제어부 14 : 데이타 변환부
15 : 지연부 16 : 수직동기 보상부
AD : 앤드게이트 OR : 오아게이트
본 발명은 디지탈 브이씨알의 동기신호 검출에 관한 것으로 특히, 윈도우를 수직동기가 있는 트랙에서만 열어주어 오검출을 방지함과 아울러 수직동기 검출실패시 수직동기를 강제로 발생시켜 보상하여 주도록 한 디지탈 브이씨알의 동기신호 검출회로에 관한 것이다.
제1도는 종래 디지탈 브이씨알의 동기신호 검출회로의 블럭도로서 이에 도시된 바와같이, 브이씨알로부터 입력되는 직렬 클럭(SCLK)을 받아 병렬클럭(PCLK)으로 전환시키는 클럭발생부(1)와, 헤드스위칭신호(HSP)와 상기 병렬클럭(PCLK)을 이용하여 동기신호를 검출하기 위한 범위를 지정하는 윈도우신호(Window), 헤드스위칭시 에러발생을 방지하기 위한 더미신호(DumH)를 출력하는 신호제어부(3)와, 이 신호제어부(3)에서 윈도우신호(Window)를 이용하여 수직동기신호를 찾도록 범위를 지정하여주면 그 범위에서 입력되는 직렬데이타로부터 수직동기신호(VSYNC)를 검출하는 동기 검출부(2)와; 상기 동기검출부(2)의 수직동기신호(VSYNC)와 클럭발생부(1)의 병렬클럭(PCLK)을 이용하여 동기를 맞추어 입력되는 직렬데이타(SD)를 병렬데이타(PD)로 전환하여 출력토록 하는 데이타 변환부(4)와, 상기 클럭발생부(1)의 병렬클럭(PCLK)를 기준으로 동기검출부(2)의 수직동기신호(VSYNC)와 데이타 변환부(4)의 병렬데이타(PD)의 타이밍을 조정하여 출력하는 지연부(5)로 구성된다.
이와같이 구성된 종래에 대하여 제2도에 도시된 파형도를 참조하여 설명하면 다음과 같다.
제2도의 (g)에서 보는 바와 같이 수직동기 패턴은 4트랙 간격으로 기록되어 있고, 1수평라인 내에는 171개의 데이타가 있다.
브이씨알 테이프에 데이타를 기록함에 있어, 제2도의 (b)에 도시한 바와 같이 헤드스위칭신호(HSP)가 고전위로 인에이블되는 부분에서 에러가 많이 발생됨으로 비디오 테이프에 제2도(a)에 도시된 바와같이 2수평주기동안 더미데이타를 기록하고 그 이후에 실제 데이타를 기록하게 된다. 여기서, 헤드스위칭신호(HSP)는 브이씨알 등에 사용되는 헤드의 동작 결과를 제어하고자한 것으로, 해당헤드가 테이프 트랙에서 스캔되는 영역을 표시해주므로서 오동작을 방지하고자 한 것이다. 즉 헤드의 동작이 시작되는 시점과 끝나는 시점을 제어하는 역할을 하는 것으로, 일반적으로 동기술분야(VCR)에서는 널리알려진 것이다.
즉, 클럭발생부(1)는 직렬클럭(SCLK)이 입력되면 병렬클럭(PCLK)으로 전환시켜 신호제어부(3)와 데이타변환부(4)로 각각 출력한다.
이때 제2도의 (b)에 도시된 바와같은 헤드스위칭신호(HSP)가 인에이블되어 신호제어부(3)로 인가되면, 상기 신호제어부(3)는제2도의 (c)에 도시한 바와같은 더미신호(DumH)를 동기검출부(2)로 출력하여 동기검출부(2)가 2수평주기동안 더미 데이타를 기록하도록 하고 이어서 신호제어부(3)가 제2도의(d)에 도시한 바와같은 인에이블된 윈도우신호(Window)를 동기검출부(2)로 출력하여 범위를 지정하여 준다.
그러면 인에이블 윈도우신호가 입력되는 동안 동기검출부(2)는 직렬데이타(SD)를 입력받아 수직동기신호(VSYNC)의 위치를 제2도(e)에 도시한 바와같이 검출하게된다.
그런데, 동기검출부(2)가 실제 데이타의 첫 수직동기신호(VSYNC)를 검출하도록 하는 신호제어부(3)의 윈도우신호(Window)는 범위가 정해진 것이 아니고 수직동기신호를 검출할때까지 무조건 인에이블시키는 신호이며 이에따라 첫번째 수직동기신호(VSYNC)를 검출하면 이를 계수한 상기 신호제어부(3)가 상기 동기검출부(2)에 윈도우 신호(Window) 및 강제동기신호(Csyn)를 발생시키게 된다.
이에따라 클럭발생부(1)는 동기검출부(2)의 수직동기신호(VSYNC)를 기준으로 병렬클럭(PCLK)을 발생시킨다.
그리고, 데이타 변환부(4)는 동기검출부(2)의 수직동기신호(VSYNC)에 동기시켜 입력되는 직렬데이타(SD)를 병렬데이타(PD)로 변환하여 지연부(5)에 출력하게 된다.
이에 지연부(5)는 클럭발생부(1)의 병렬클럭(PCLK)을 기준으로 데이타 변환부(4)의 병렬데이타(PD)와 동기검출부(2)의 수직동기신호(VSYNC)의 타이밍을 조정하여 출력하는데, 수직동기신호(VSYNC)는 제2도(f)에 도시된 바와같다.
그러나, 이와같은 종래 회로는 브이씨알의 재생동작중 에러가 발생되어 수직동기 패턴이 깨졌을때 수직동기 검출이 안되고 이에 따라 수직동기가 출력되지 않는 경우에 보상해주는 회로가 없으며 설령 보상회로가 있는 경우에도 수직동기(VSYNC)와 수직동기(VSYNC)사이의 모든 데이타 갯수만큼(136×4×171=93024)을 카운트 하여야 하므로 많은 수의 카운터가 필요하게되어 복잡해지고, 모든 트랙에 대하여 윈도우를 다 열어주므로 수직 동기패턴이 없는 트랙에서도 윈도우가 열리게 되어 수직동기가 잘못 검출될수 있는 문제점이 있었다.
따라서 종래의 문제점을 해결하기 위하여 본 발명은 수직동기가 들어있는 트랙을 찾아내어 그 트랙에서만 윈도우가 열리도록 조정하며 또한 동기검출에 실패했을때 이를 보상해주기 위하여 수직동기를 헤드스위칭신호와 수평동기를 이용하여 간단히 발생시켜 오검출을 방지하도록 한 디지탈 브이씨알의 동기신호 검출회로를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 발명 디지탈 브이시알의 동기신호 검출회로의 블럭도로서, 이에 도시한 바와같이, 브이씨알로부터 입력되는 직렬 클럭을 검출하여 동기신호에 일치된 병렬클럭(PCLK)을 발생시키는 클럭발생부(11)와, 상기 클럭발생부(11)의 출력(PCLK)을 입력받아 동기신호(VSYNC)를 검출하기 위한 범위를 지정하는 윈도우 신호(Window)를 발생하는 신호제어부(13)와, 상기 신호제어부(13)의 윈도우신호에 따라 직렬데이타(SD)에서 수직동기신호(VSYNC)를 검출하는 동기검출부(12)와, 인가되는 헤드스위칭신호(HSP)로부터 수직동기가 들어있는 트랙을 찾아내어 그 트랙에서만 윈도우를 열어주고 동기검출 실패를 했을때 이를 보상해주는 수직동기신호를 헤드스위칭 신호와 수평동기를 이용하여 발생시키는 수직동기 보상부(16)와, 상기 클럭발생부(11)의 출력(PCLK)에 따라 직렬데이타(SD)를 병렬데이타(PD)로 변환하는 데이타 변환부(14)와, 상기 클럭발생부(11)의 출력(PCLK)에 따라 상기 데이타 변환부(14)의 출력데이타(PD)와 동기검출부(12)의 수직동기신호(VSYNC)의 타이밍을 맞추어 출력하는 지연부(15)로 구성한다.
상기 수직동기 보상부(16)는 제4도에 도시한 바와같이, 수직동기신호(VSYNC)가 들어있는 트랙을 찾기위하여 헤드스위칭신호(HSP)를 4분주하기 위한 분주기(21)와, 상기 분주기(21)의 토글된 에지성분을 검출하기 위한 에지 검출부(22)와, 상기 에지 검출부(22)의 신호에 의해 수직동기가 있는 트랙에서만 윈도우가 열리도록 윈도우 제어신호(WINCON)를 출력하는 윈도우신호발생기(23)와, 상기 윈도우제어신호(WINCON)에 따라 인에이블되어 인가되는 수평동기신호를 카운트하는 카운터(CNT)와, 상기 카운터(CNT)의 출력과 수직 및 수평동기 신호를 이용하여 수직동기신호 또는 수직동기신호가 없을때는 강제로 수직동기를 발생시키는 논리연산부(24)로 구성한다.
이와같이 구성한 본 발명 디지탈 브이씨알의 동기신호 검출회로의 작용효과를 제5도 각부의 파형도를 참조하여 상세히 설명하면 다음과 같다.
클럭발생부(11)의 병렬클럭(PCLK)을 입력받은 신호제어부(13)가 주기적으로 인에이블된 윈도우신호(Window)를 동기검출부(12)로 발생시키고, 이에따라 상기 동기 검출부(12)는 입력되는 직렬데이타로부터 수직동기신호(VSYNC)를 검출하고, 이 검출한 수직검출신호(VSYNC)를 수직동기 보상부(16)로 출력한다.
그러면, 수직동기 보상부(16)는 클럭발생부(11)의 병렬클럭(PCLK)과 동기 검출부(12)의 수직동기신호(VSYNC)를 각각 입력받는다.
여기서, 수직동기가 들어있는 트랙은 4트랙 간격으로 되어 있으므로 이를 찾아내기 위해서 인가되는 제5도의 (a)에 도시된 바와같은 헤드 스위칭신호(HSP)를 수직동기 보상부(16)를 구성하는 제4도에 도시한 분주기(21)의 티플립플롭(TFF1) 클럭입력단으로 인가받아 2분주하여 출력하면 다시 그 2분주된 펄스를 입력받은 티플립플롭(TFF2)에서 2분주함으로써 결국 제5도의 (b)에 도시한 바와같이 4분주된 헤드스위칭신호를 에지검출부(22)내 디플립플로(DFF1)의 데이타 입력단으로 출력한다.
이렇게 4분주된 헤드스위칭신호(HSP)를 디플립플롭(DFF1)에서 받아 인가되는 병렬클럭(PCLK)에 동기시켜 1클럭 지연하여 출력시킨다. 그러면 배타적오아게이트(XOR)는 디플립플롭(DFF1)을 통해 1클럭 지연된 신호와 지연되지 않은 분주기(21)의 4분주된 헤드스위칭신호를 배타적으로 오아링하고 이를 디플립플롭(DFF2) 및 인버터(11)에서 받아 지연 및 반전된 신호를 출력하는데, 이 출력신호는 수직동기신호가 있는 트랙에서 헤드스위칭 신호는 제5도의 (c)에서와 같이 로우상태로 토글(toggle)된다.
상기 토글된 신호는 윈도우 신호발생기(23)내 티플립플롭(TFF3)의 프리세트단에 인가되고, 동기검출부(12)를 통해 검출된 제5도의 (e)에 도시된 로우상태의 수직동기신호(VSYNC)를 클리어단에 인가하면 수직동기가 있는 트랙의 시작 지점으로부터 수직동기가 발견되기 까지만 하이 상태가 되는 제5도의 (d)에 도시한 윈도우제어신호(WINCON)를 신호제어부(13) 및 카운터(CNT)의 인에이블단(ENT)으로 발생시킨다.
또한, 수직동기 검출에 실패했을 때 이를 보상할수 있는 강제 수직동기신호를 하나의 카운터를 이용하여 발생시킬 수 있다.
즉, 카운터(CNT)가 인에블됨에 따라 제5도의 (f)에 도시한 바와 같은 인가되는 수평동기신호(HSYNC)의 갯수를 카운트하여 6번째의 수평동기 신호가 발생했을때 이를 이용하여 수직동기 신호를 강제로 발생시킨다.
다시 말하면 제5도(f)에서 6번째의 수평동기신호가 한 프레임의 첫번째 수평동기신호이며, 이 타이밍이 수직동기신호(VSYNC)가 떠야할 타이밍으로 이것이 강제 수직동기 신호이며 이는 제5도의 (g)에 도시한 바와같다.
상기 티플립플롭(TFF3)의 클리어단으로 인가되는 검출된 수직동기신호는 낸드게이트(ND), 오아게이트(OR) 및 앤드게이트(AD)을 통해 논리조합된 신호이다.
이상에서 상세히 설명한 바와같이 본 발명은 기존의 모든 트랙에서 발생되던 수직동기 검출용 윈도우를 헤드스위칭신호(HSP)를 분주한 신호를 이용하여 수직동기가 있는 트랙에서만 윈도우를 발생케 하므로써 오검출을 방지할 수 있고, 또한 수직동기 검출에 실패한 경우 하나의 카운터를 이용하여 수직동기를 강제로 발생시킬 수 있으므로, 전체적인 회로 사이즈를 줄일 수 있는 효과가 있다.

Claims (2)

  1. 브이씨알로부터 입력되는 직렬 클럭(SCLK)을 검출하여 병렬클럭(PCLK)으로 전환시켜 발생하는 클럭발생부(11)와, 이 클럭발생부(11)의 병렬클럭(PCLK)과 헤드스위칭신호를 이용하여 수직동기신호(VSYNC)를 검출하기 위한 범위를 지정하는 윈도우 신호(Window)를 발생하는 신호제어부(13)와, 이 신호제어부(13)의 윈도우 신호에 따라 직렬데이타(SD)에서 수직동기신호(VSYNC)를 검출하는 동기검출부(12)와, 수직동기가 들어있는 트랙에 맞추어 인가되는 헤드스위칭신호(HSP)를 분주하여 해당 트랙에서만 윈도우신호를 발생하도록 하고, 수직동기가 없는 경우에는 수평동기신호를 카운트하여 강제로 수직동기를 발생하도록 하는 윈도우제어신호를 출력하는 수직동기 보상부(16)와, 상기 클럭발생부(11)의 출력(PCLK)에 따라 직렬데이타(SD)를 병렬데이타(PD)로 변환하는 데이타 변환부(14)와, 상기 클럭발생부(11)의 출력(PCLK)에 따라 상기 데이타 변환부(14)의 출력(PD) 및 동기검출부(12)의 출력(VSYNC)의 타이밍을 조정하여 출력하는 지연부(15)로 구성된 것을 특징으로 하는 디지탈 브이씨알의 동기신호 검출회로.
  2. 제1항에 있어서, 상기 수직동기보상부(16)는 수직동기신호(VSYNC)가 들어있는 트랙을 찾기 위하여 헤드스위칭신호(HSP)를 4분주하기 위한 분주기(21)와, 상기 분주기(21)의 토글된 에지성분을 검출하기 위한 에지검출부(22)와, 상기 에지검출부(22)의 신호에 의해 수직동기가 있는 트랙에서만 윈도우가 열리도록 하는 윈도우 제어신호(WINCON)를 출력하는 윈도우신호 발생기(23)와, 수직동기신호가 없을 때 인가되는 수평동기신호를 카운트하여 강제로 수직동기를 발생시키는 카운터(CNT)와, 상기카운터(CNT)의 출력과 수직 및 수평동기신호를 이용하여 수직동기신호 및 강제수직동기 신호를 출력하는 논리연산부(24)로 구성됨을 특징으로 하는 디지탈 브이씨알의 동기신호 검출회로.
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