JP2638144B2 - 直並列変換方式 - Google Patents
直並列変換方式Info
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- JP2638144B2 JP2638144B2 JP26317988A JP26317988A JP2638144B2 JP 2638144 B2 JP2638144 B2 JP 2638144B2 JP 26317988 A JP26317988 A JP 26317988A JP 26317988 A JP26317988 A JP 26317988A JP 2638144 B2 JP2638144 B2 JP 2638144B2
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Description
【発明の詳細な説明】 〔概要〕 例えば，デイジタル無線装置の信号処理部で使用する
直並列変換方式に関し、 変換されたＭ系列の信号のうちの一系列の信号が欠落
しても，全信号が欠落すると云う事態が生じない様にす
ることを目的とし、 フレームビットとＮチャンネル分の信号nNビットで１
フレームが構成された直列信号をＭ系列の信号に変換す
る際、該直列信号から抽出したクロックを利用して，直
列／並列変換手段および並列／直列変換手段に所定の動
作を行わせるための直列／並列変換用クロックおよび並
列／直列変換用クロックを発生するクロック発生手段
と、該クロック発生手段からの直列／並列変換用クロッ
クを用いて入力した直列信号を直列／並列変換部分に取
り込んだ後，フレームビットをＭ個のフレームビットメ
モリ部分に書き込むと共に,1チャンネル分の信号ｎビッ
トを並列信号に変換してＭ個のチャンネルメモリ部分の
内の対応するチャンネルメモリ部分に書き込む直列／並
列変換手段と、該クロック発生手段からの並列／直列変
換用クロックを用いて該フレームビットメモリ部分およ
びチャンネルメモリ部分に書き込まれたフレームビット
および並列信号を対応する並列／直列変換部分に取り込
み，フレームビットが付加されたＭ系列の信号に変換し
て出力する並列／直列変換手段とを設け、チャンネル単
位でＭ系列の信号に変換し，各系列のフレームの先頭に
フレームビットを付加する様にする。
直並列変換方式に関し、 変換されたＭ系列の信号のうちの一系列の信号が欠落
しても，全信号が欠落すると云う事態が生じない様にす
ることを目的とし、 フレームビットとＮチャンネル分の信号nNビットで１
フレームが構成された直列信号をＭ系列の信号に変換す
る際、該直列信号から抽出したクロックを利用して，直
列／並列変換手段および並列／直列変換手段に所定の動
作を行わせるための直列／並列変換用クロックおよび並
列／直列変換用クロックを発生するクロック発生手段
と、該クロック発生手段からの直列／並列変換用クロッ
クを用いて入力した直列信号を直列／並列変換部分に取
り込んだ後，フレームビットをＭ個のフレームビットメ
モリ部分に書き込むと共に,1チャンネル分の信号ｎビッ
トを並列信号に変換してＭ個のチャンネルメモリ部分の
内の対応するチャンネルメモリ部分に書き込む直列／並
列変換手段と、該クロック発生手段からの並列／直列変
換用クロックを用いて該フレームビットメモリ部分およ
びチャンネルメモリ部分に書き込まれたフレームビット
および並列信号を対応する並列／直列変換部分に取り込
み，フレームビットが付加されたＭ系列の信号に変換し
て出力する並列／直列変換手段とを設け、チャンネル単
位でＭ系列の信号に変換し，各系列のフレームの先頭に
フレームビットを付加する様にする。
本発明，例えばデイジタル多重無線装置の信号処理部
で使用する直並列変換方式に関するものである。
で使用する直並列変換方式に関するものである。
デイジタル多重無線装置の信号処理部では信号処理が
容易に行われる様にする為、多重化装置からのバイポー
ラ形式の一系列の主信号をユニポーラ形式に変換すると
共に，無線区間内で使用する打合せ信号や区間内の回線
状態を監視する為の誤り検出信号などが付加され，変調
方式に従って複数系列の主信号に分割される。
容易に行われる様にする為、多重化装置からのバイポー
ラ形式の一系列の主信号をユニポーラ形式に変換すると
共に，無線区間内で使用する打合せ信号や区間内の回線
状態を監視する為の誤り検出信号などが付加され，変調
方式に従って複数系列の主信号に分割される。
例えば,4相位相変調では３系列の主信号に,16値直交
振幅位相変調（16QAM）では４系列の主信号に分割され
て変調系回路，復調系回路を通り，相手局に送られる。
振幅位相変調（16QAM）では４系列の主信号に分割され
て変調系回路，復調系回路を通り，相手局に送られる。
ここで、一系列の主信号を複数系列の主信号に変換す
る際，変換されたＭ系列の信号のうちの一系列の信号が
欠落しても，全信号が欠落すると云う事態が生じない様
にすることが必要である。
る際，変換されたＭ系列の信号のうちの一系列の信号が
欠落しても，全信号が欠落すると云う事態が生じない様
にすることが必要である。
第６図は従来例のブロック図、第７図は第６図の動作
説明図を示す。ここで、第７図の左側の符号は第６図中
の同じ符号の部分の波形を示す。
説明図を示す。ここで、第７図の左側の符号は第６図中
の同じ符号の部分の波形を示す。
以下、直列データを２系列のデータに変換するとし
て，第７図にを参照して第６図の動作を説明する。
て，第７図にを参照して第６図の動作を説明する。
先ず、入力データがクロック（以下,CK0と省略する）
の立上りでＤ−FF11を取り込まれる（第７図−，参
照）。一方、２分周器12で上記のCK0を分周して互いに
位相が180度異なる２つのクロックCK1,CK2を生成し,C
K1,CK2の立上りでＤ−FFに取り込まれたデータを交互に
メモリ13,14に書き込み,2系列のデータに変換する（第
７図−〜参照）。
の立上りでＤ−FF11を取り込まれる（第７図−，参
照）。一方、２分周器12で上記のCK0を分周して互いに
位相が180度異なる２つのクロックCK1,CK2を生成し,C
K1,CK2の立上りでＤ−FFに取り込まれたデータを交互に
メモリ13,14に書き込み,2系列のデータに変換する（第
７図−〜参照）。
上記の様に直並列変換は入力信号を単純に２系列の信
号に分割する。そこで、実用化されているPCM一次群フ
レーム構成（CCITT G704）の様に１チャンネルが８ビ
ット単位の場合には１チャンネルが４ビットずつ２系列
の信号に分割される。
号に分割する。そこで、実用化されているPCM一次群フ
レーム構成（CCITT G704）の様に１チャンネルが８ビ
ット単位の場合には１チャンネルが４ビットずつ２系列
の信号に分割される。
このため,1系列の信号が欠落すれば全信号が欠落する
と云う問題がある。
と云う問題がある。
本発明は変換されたＭ系列の信号のうちの一系列の信
号が欠落しても，全信号が欠落すると云う事態が生じな
い様にすることを目的とする。
号が欠落しても，全信号が欠落すると云う事態が生じな
い様にすることを目的とする。
第１図は本発明の原理ブロック図を示す。
図中、４は該直列信号から抽出したクロックを利用し
て，直列／並列変換手段および並列／直列変換手段に所
定の動作を行わせるための直列／並列変換用クロックお
よび並列／直列変換用クロックを発生するクロック発生
手段で、２は該クロック発生手段からの直列／並列変換
用クロックを用いて入力した直列信号を直列／並列変換
部部に取り込んだ後、フレームビットをＭ個のフレーム
ビットメモリ部分に書き込むと共に,1チャンネル分の信
号ｎビットを並列信号に変換してＭ個のチャンネルメモ
リ部分の内の対応するチャンネルメモリ部分に書き込む
直列／並列変換手段である。
て，直列／並列変換手段および並列／直列変換手段に所
定の動作を行わせるための直列／並列変換用クロックお
よび並列／直列変換用クロックを発生するクロック発生
手段で、２は該クロック発生手段からの直列／並列変換
用クロックを用いて入力した直列信号を直列／並列変換
部部に取り込んだ後、フレームビットをＭ個のフレーム
ビットメモリ部分に書き込むと共に,1チャンネル分の信
号ｎビットを並列信号に変換してＭ個のチャンネルメモ
リ部分の内の対応するチャンネルメモリ部分に書き込む
直列／並列変換手段である。
また、３は該クロック発生手段からの並列／直列変換
用クロックを用いて該フレームビットメモリ部分および
チャンネルメモリ部分に書き込まれたフレームビットお
よび並列信号を対応する並列／直列変換部分に取り込
み，フレームビットが付加されたＭ系列の信号に変換し
出力する並列／直列変換手段である。
用クロックを用いて該フレームビットメモリ部分および
チャンネルメモリ部分に書き込まれたフレームビットお
よび並列信号を対応する並列／直列変換部分に取り込
み，フレームビットが付加されたＭ系列の信号に変換し
出力する並列／直列変換手段である。
そして、直列／並列変換手段，並列／直列変換手段ク
ロック発生手段によりチャンネル単位でＭ系列の信号に
変換し、各系列のフレームの先頭にフレームビットを付
加する。
ロック発生手段によりチャンネル単位でＭ系列の信号に
変換し、各系列のフレームの先頭にフレームビットを付
加する。
本発明は入力信号をＭ系列の信号に変換する際,1チャ
ンネルの信号を一系列に集中させることにより、変換さ
れたＭ系列の信号のうちの一系列の信号が欠落しても，
全信号が欠落すると云う事態が生じない様にした。
ンネルの信号を一系列に集中させることにより、変換さ
れたＭ系列の信号のうちの一系列の信号が欠落しても，
全信号が欠落すると云う事態が生じない様にした。
以下，説明を容易にする為に第２図−に示す様にCC
ITT G740に示される様な信号を２系列に変換する場合
を例に取る。
ITT G740に示される様な信号を２系列に変換する場合
を例に取る。
先ず、１チャンネルを構成する８ビット単位のバルス
を第２図‐，に示す様に１チャンネル単位でチャン
ネル１（以下,CH1と省略する）,CH3・・と,CH2,CH4・・
とに分割する。これにより、第２図‐の系列が欠落し
ても半分の回線は確保される。
を第２図‐，に示す様に１チャンネル単位でチャン
ネル１（以下,CH1と省略する）,CH3・・と,CH2,CH4・・
とに分割する。これにより、第２図‐の系列が欠落し
ても半分の回線は確保される。
しかし、１フレームが８×24＋１＝193ビットで構成
されている為に２系列にした時に端数が生ずるが，第２
図‐の系列の先頭にフレームビットＳを付加すれば端
数はなくなる。
されている為に２系列にした時に端数が生ずるが，第２
図‐の系列の先頭にフレームビットＳを付加すれば端
数はなくなる。
以上の説明は２系列の場合であるが,M系列の場合でも
同様に適用できる。
同様に適用できる。
第３図は本発明の実施例のブロック図，第４図は第３
図中の第1,第２のクロック発生部ブロック図の一例，第
５図は第４図の動作説明図を示す。
図中の第1,第２のクロック発生部ブロック図の一例，第
５図は第４図の動作説明図を示す。
ここで、直列／並列変換部分211,212,フレームビット
メモリ部分M11,M12,チャンネルメモリ部分M21,M22は直
列／並列変換手段２の構成部分、並列／直列変換部分3
1,32は並列／直列変換手段３の構成部分、第１のクロッ
ク発生部41,第２のクロック発生部分42はクロック発生
手段４の構成部分を示す。
メモリ部分M11,M12,チャンネルメモリ部分M21,M22は直
列／並列変換手段２の構成部分、並列／直列変換部分3
1,32は並列／直列変換手段３の構成部分、第１のクロッ
ク発生部41,第２のクロック発生部分42はクロック発生
手段４の構成部分を示す。
以下，上記CCITT G704に示される信号を２系列に分
割するとして，第４図，第５図を参照して第３図の動作
を説明する。
割するとして，第４図，第５図を参照して第３図の動作
を説明する。
先ず、端子INから入力した第５図（ａ）‐に示す信
号のうちのフレームビットＳ（以下,Sビットと省略す
る）とCH1の８ビットが直列／並列変換器（以下,S/P変
換器と省略する）211,212に取り込まれた時、後述する
第１のクロック発生部41からの第５図（ａ）‐に示す
書き込みクロックCK3によりＳビットがフレームビット
メモリM11,M12に書き込まれる。また、第５図（ａ）‐
に示す書き込みクロックCK4によりメモリM21にCH1の
８ビットが並列に書き込まれる。
号のうちのフレームビットＳ（以下,Sビットと省略す
る）とCH1の８ビットが直列／並列変換器（以下,S/P変
換器と省略する）211,212に取り込まれた時、後述する
第１のクロック発生部41からの第５図（ａ）‐に示す
書き込みクロックCK3によりＳビットがフレームビット
メモリM11,M12に書き込まれる。また、第５図（ａ）‐
に示す書き込みクロックCK4によりメモリM21にCH1の
８ビットが並列に書き込まれる。
即ち、第５図（ａ）‐のＳビットが２つのメモリM
11,M12に書き込まれる。
11,M12に書き込まれる。
次に，第５図（ａ）‐の10ビット〜17ビット間のCH
2の８ビットがS/P変換器211に取り込まれた時，第５図
（ａ）‐に示す書き込みクロックCK5でメモリM22にCH
2の８ビットが並列に書き込まれる。
2の８ビットがS/P変換器211に取り込まれた時，第５図
（ａ）‐に示す書き込みクロックCK5でメモリM22にCH
2の８ビットが並列に書き込まれる。
ここで、上記の書き込みクロックCK3〜CK5を供給する
第１のクロック発生部41は第４図（ａ）に示す様に，例
えば193進カウンタ411とROM412を持っているが、前者は
第５図（ａ）‐に示すCK0（1.544Mb/s）を１フレーム
分カウントするものであり，後者は193進カウンタ411か
らのカウント値に対応して第５図（ａ）‐〜に示す
書き込みクロックを出力する様にパターンが予め書き込
まれているメモリである。
第１のクロック発生部41は第４図（ａ）に示す様に，例
えば193進カウンタ411とROM412を持っているが、前者は
第５図（ａ）‐に示すCK0（1.544Mb/s）を１フレーム
分カウントするものであり，後者は193進カウンタ411か
らのカウント値に対応して第５図（ａ）‐〜に示す
書き込みクロックを出力する様にパターンが予め書き込
まれているメモリである。
そこで、第５図（ａ）‐に示す書か込みクロックCK
3は０を初期値とするとカウント値が８の時に出力す
る。また、第５図（ａ）‐に示す書か込みクロックCK
4はカウント値が最初は9,以降は16おきに出力する。更
に，第５図（ａ）‐に示すCK5はカウント値が最初は1
7,以降16おきに出力する。
3は０を初期値とするとカウント値が８の時に出力す
る。また、第５図（ａ）‐に示す書か込みクロックCK
4はカウント値が最初は9,以降は16おきに出力する。更
に，第５図（ａ）‐に示すCK5はカウント値が最初は1
7,以降16おきに出力する。
さて、並列／直列変換器（以下,P/S変換器と省略す
る）31はメモリM11,M21にＳビットとCH1の８ビットが並
列に書き込まれると，直ぐにこれを取り込み，後述する
第２のクロック発生部42からの読み出しクロックで直列
に１ビットずつ出力する。
る）31はメモリM11,M21にＳビットとCH1の８ビットが並
列に書き込まれると，直ぐにこれを取り込み，後述する
第２のクロック発生部42からの読み出しクロックで直列
に１ビットずつ出力する。
同様に,P/S変換器32もメモリM12,M22に書き込まれた
ＳビットとCH2の８ビットを取り込み，読み出しクロッ
クで直列に１ビットずつ出力する。
ＳビットとCH2の８ビットを取り込み，読み出しクロッ
クで直列に１ビットずつ出力する。
次に、第２のクロック発生部42は第４図（ｂ）に示す
様に97進カウンタ421とROM422を持っている。
様に97進カウンタ421とROM422を持っている。
そして、97進カウンタは第５図（ｂ）‐に示す1.54
4×（194/193）×（1/2）Mb/sのCK6を１フレーム分カウ
ントするので,ROM422は第５図（ｂ）‐に示すカウン
ト値に対して第５図（ｂ）‐に示す様に最初は０〜８
までの９ビットの読み出しクロックを出力するが，次か
らは１〜８までの８ビットのクロックを出力する。尚、
CK0とCK6とはPLLを使用して同期がとられている。
4×（194/193）×（1/2）Mb/sのCK6を１フレーム分カウ
ントするので,ROM422は第５図（ｂ）‐に示すカウン
ト値に対して第５図（ｂ）‐に示す様に最初は０〜８
までの９ビットの読み出しクロックを出力するが，次か
らは１〜８までの８ビットのクロックを出力する。尚、
CK0とCK6とはPLLを使用して同期がとられている。
そこで、上記の様に出力端子OUT-1,OUT-2から先頭に
Ｓビットが付加されたた偶数チャンネル，奇数チャンネ
ルの信号が取り出せる。
Ｓビットが付加されたた偶数チャンネル，奇数チャンネ
ルの信号が取り出せる。
即ち、変換されたＭ系列の信号のうちの一系列の信号
が欠落しても，全信号が欠落すると云う事態が生じない
様にする。
が欠落しても，全信号が欠落すると云う事態が生じない
様にする。
以上、詳細に説明した様に本発明によれば変換された
Ｍ系列の信号のうちの一系列の信号が欠落しても，全信
号が欠落すると云う事態が生じないと云う効果がある。
Ｍ系列の信号のうちの一系列の信号が欠落しても，全信
号が欠落すると云う事態が生じないと云う効果がある。
第１図は本発明の原理ブロック図、 第２図は第１図の動作説明図、 第３図は本発明の実施例のブロック図、 第４図は第３図中の第1,第２のクロック発生部ブロック
図の一例、 第５図は第４図の動作説明図、 第６図は従来例のブロック図、 第７図は第６図の動作説明図を示す。 図において、 ２は直列／並列変換手段、 ３は並列／直列変換手段、 ４はクロック発生手段、 21は直列／並列変換部分、 31は並列／直列変換部分、 M11はフレームビットメモリ部分、 M21はチャンネルメモリ部分を示す。
図の一例、 第５図は第４図の動作説明図、 第６図は従来例のブロック図、 第７図は第６図の動作説明図を示す。 図において、 ２は直列／並列変換手段、 ３は並列／直列変換手段、 ４はクロック発生手段、 21は直列／並列変換部分、 31は並列／直列変換部分、 M11はフレームビットメモリ部分、 M21はチャンネルメモリ部分を示す。
Claims (1)
- 【請求項１】フレームビットとＮチャンネル分の信号nN
ビットとで１フレームが構成された直列信号をＭ系列
（n,N,Mは正の整数）の信号に変換する際、該直列信号
から抽出したクロックを利用して，直列／並列変換手段
および並列／直列変換手段に所定の動作を行わせるため
の直列／並列変換用クロックおよび並列／直列変換用ク
ロックを発生するクロック発生手段（４）と、 該クロック発生手段からの直列／並列変換用クロックを
用いて入力した直列信号を直列／並列変換部部（21）に
取り込んだ後、フレームビットをＭ個のフレームビット
メモリ部分（M11）に書き込むと共に,1チャンネル分の
信号ｎビットを並列信号に変換してＭ個のチャンネルメ
モリ部分の内の対応するチャンネルメモリ部分（M21）
に書き込む直列／並列変換手段（２）と、 該クロック発生手段からの並列／直列変換用クロックを
用いて該フレームビットメモリ部分（M11）およびチャ
ンネルメモリ部分（M21）に書き込まれたフレームビッ
トおよび並列信号を対応する並列／直列変換部分（31）
に取り込み，フレームビットが付加されたＭ系列の信号
に変換して出力する並列／直列変換手段（３）とを設
け、 チャンネル単位でＭ系列の信号に変換し、各系列のフレ
ームの先頭にフレームビットを付加する様にしたことを
特徴とする直並列変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26317988A JP2638144B2 (ja) | 1988-10-19 | 1988-10-19 | 直並列変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26317988A JP2638144B2 (ja) | 1988-10-19 | 1988-10-19 | 直並列変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02109425A JPH02109425A (ja) | 1990-04-23 |
| JP2638144B2 true JP2638144B2 (ja) | 1997-08-06 |
Family
ID=17385871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26317988A Expired - Fee Related JP2638144B2 (ja) | 1988-10-19 | 1988-10-19 | 直並列変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638144B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0424554A1 (de) * | 1989-10-23 | 1991-05-02 | Siemens Aktiengesellschaft | Mehrstufiger Seriell-zu-Parallel- und/oder Parallel-zu-Seriell-Umsetzer |
-
1988
- 1988-10-19 JP JP26317988A patent/JP2638144B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02109425A (ja) | 1990-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |