JPH02109425A - 直並列変換方式 - Google Patents
直並列変換方式Info
- Publication number
- JPH02109425A JPH02109425A JP26317988A JP26317988A JPH02109425A JP H02109425 A JPH02109425 A JP H02109425A JP 26317988 A JP26317988 A JP 26317988A JP 26317988 A JP26317988 A JP 26317988A JP H02109425 A JPH02109425 A JP H02109425A
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- serial
- clock
- signal
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 38
- 230000015654 memory Effects 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 18
- 230000000694 effects Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
例えば、ディジタル無線装置の信号処理部で使用する直
並列変換方式に関し、 変換されたＭ系列の信号のうちの一系列の信号が欠落し
ても、全信号が欠落すると云う事態が生じない様にする
ことを目的とし、 フレームビットとＮチャンネル分の（ｉ 号ｎ Ｎビッ
トとで１フレームが構成された直列信号をＭ系列の信号
に変換する際、該直列信号から抽出したクロックを利用
して、直列／並列変換手段および並列／直列変換手段に
所定の動作を行わせるための直列／並列変換用クロック
および並列／直列変換用クロックを発生するクロック発
生手段と、該クロック発生手段からの直列／並列変換用
クロックを用いて入力した直列信号を直列／並列変換部
分に取り込んだ後１ フレームビットをＭ個のフレーム
ビットメモリ部分に書き込むと共に、１チヤンネル分の
信号ｎビットを並列信号に変換してＭ個のチャンネルメ
モリ部分の内の対応するチャンネルメモリ部分に書き込
む直列／並列変換手段と、該クロック発生手段からの並
列／直列変換用クロックを用いて該フレームビ・ノドメ
モリ部分およびチャンネルメモリ部分に書き込まれたフ
レームビットおよび並列信号を対応する並列／直列変換
部分に取り込み、フレームビットが付加されたＭ系列の
信号に変換して出力する並列／直列変換手段とを設け、
チャンネル単位でＭ系列の信号に変換し、各系列のフレ
ームの先頭にフレームビットを付加する様にする。
並列変換方式に関し、 変換されたＭ系列の信号のうちの一系列の信号が欠落し
ても、全信号が欠落すると云う事態が生じない様にする
ことを目的とし、 フレームビットとＮチャンネル分の（ｉ 号ｎ Ｎビッ
トとで１フレームが構成された直列信号をＭ系列の信号
に変換する際、該直列信号から抽出したクロックを利用
して、直列／並列変換手段および並列／直列変換手段に
所定の動作を行わせるための直列／並列変換用クロック
および並列／直列変換用クロックを発生するクロック発
生手段と、該クロック発生手段からの直列／並列変換用
クロックを用いて入力した直列信号を直列／並列変換部
分に取り込んだ後１ フレームビットをＭ個のフレーム
ビットメモリ部分に書き込むと共に、１チヤンネル分の
信号ｎビットを並列信号に変換してＭ個のチャンネルメ
モリ部分の内の対応するチャンネルメモリ部分に書き込
む直列／並列変換手段と、該クロック発生手段からの並
列／直列変換用クロックを用いて該フレームビ・ノドメ
モリ部分およびチャンネルメモリ部分に書き込まれたフ
レームビットおよび並列信号を対応する並列／直列変換
部分に取り込み、フレームビットが付加されたＭ系列の
信号に変換して出力する並列／直列変換手段とを設け、
チャンネル単位でＭ系列の信号に変換し、各系列のフレ
ームの先頭にフレームビットを付加する様にする。
本発明は１例えばディジタル多重無線装置の信号処理部
で使用する直並列変換方式に関するものである。
で使用する直並列変換方式に関するものである。
ディジタル多重無線装置の信号処理部では信号処理が容
易に行われる様にする為、多重化装置からのバイポーラ
形式の一系列の主信号をユニポーラ形式に変換すると共
に、無線区間内で使用する打合せ信号や区間内の回線状
態を監視する為の誤り検出信号などが付加され、変調方
式に従って複数系列の主信号に分割される。
易に行われる様にする為、多重化装置からのバイポーラ
形式の一系列の主信号をユニポーラ形式に変換すると共
に、無線区間内で使用する打合せ信号や区間内の回線状
態を監視する為の誤り検出信号などが付加され、変調方
式に従って複数系列の主信号に分割される。
例えば、４相位相変調では２系列の主信号に１６値直交
振幅位相変調（１６ＱＡＭ）では４系列の主信号に分割
されて変調系回路、復調系回路を通り相手局に送られる
。
振幅位相変調（１６ＱＡＭ）では４系列の主信号に分割
されて変調系回路、復調系回路を通り相手局に送られる
。
ここで、一系列の主信号を複数系列の主信号に変換する
際、変換されたＭ系列の信号のうちの一系列の信号が欠
落しても、全信号が欠落すると云う事態が生じない様に
することが必要である。
際、変換されたＭ系列の信号のうちの一系列の信号が欠
落しても、全信号が欠落すると云う事態が生じない様に
することが必要である。
第６図は従来例のブロック図、第７図は第６図の動作説
明図を示す。ここで、第７図の左側の符号は第６図中の
同じ符号の部分の波形を示す。
明図を示す。ここで、第７図の左側の符号は第６図中の
同じ符号の部分の波形を示す。
以下、直列データを２系列のデータに変換するとして、
第７図を参照して第６図の動作を説明する。
第７図を参照して第６図の動作を説明する。
先ず、入力データがクロック（以下、 ＣＫ、と省略す
る）の立上りでＤ−ＦＦ １１に取り込まれる（第７図
−■、■参照）。一方、２分周器１２で上記のＣＫ、を
分周して互いに位相が１８０度異ｌ６２つのクロックＣ
にＩ＋ ＣＫ２を生成し、 ＣＫ＋、 ＣＫｚの立上り
でＤ−ＦＦ １１に取り込まれたデータを交互にメモリ
１３゜１４に言き込み１２系列のデータに変換する（第
７図−〇〜■参照）。
る）の立上りでＤ−ＦＦ １１に取り込まれる（第７図
−■、■参照）。一方、２分周器１２で上記のＣＫ、を
分周して互いに位相が１８０度異ｌ６２つのクロックＣ
にＩ＋ ＣＫ２を生成し、 ＣＫ＋、 ＣＫｚの立上り
でＤ−ＦＦ １１に取り込まれたデータを交互にメモリ
１３゜１４に言き込み１２系列のデータに変換する（第
７図−〇〜■参照）。
上記の様に直並列変換は入力信号を単純に２系列の信号
に分割する。そこで、実用化されているＰＣＭ−次群フ
レーム構成（ＣＣＩＴＴ Ｇ７０４）の様に１チヤンネ
ルが８ビット単位の場合には１チヤンネルが４ビツトず
つ２系列の信号に分割される。
に分割する。そこで、実用化されているＰＣＭ−次群フ
レーム構成（ＣＣＩＴＴ Ｇ７０４）の様に１チヤンネ
ルが８ビット単位の場合には１チヤンネルが４ビツトず
つ２系列の信号に分割される。
このため、１系列の信号が欠落すれば全信号が欠落する
と云う問題がある。
と云う問題がある。
本発明は変換されたＭ系列の信号のうちの一系列の信号
が欠落しても、全信号が欠落すると云う事態が生じない
様にすることを口約とする。
が欠落しても、全信号が欠落すると云う事態が生じない
様にすることを口約とする。
第１図は本発明の原理ブロック図を示す。
図中、４は該直列信号から抽出したクロックを利用して
、直列／並列変換手段および並列／直列変換手段に所定
の動作を行わせるための直列／並列変換用クロックおよ
び並列／直列変換用クロンクを発生するクロック発生手
段で、２は該クロック発生手段からの直列／並列変換用
クロックを用いて入力した直列信号を直列／並列変換部
分に取り込んだ後、フレームビットをＭ個のフレームビ
ットメモリ部分に書き込むと共に、１チヤンネル分の信
号ｎビットを並列信号に変換してＭ個のチャンネルメモ
リ部分の内の対応するチャンネルメモリ部分に書き込む
直列／並列変換手段である。
、直列／並列変換手段および並列／直列変換手段に所定
の動作を行わせるための直列／並列変換用クロックおよ
び並列／直列変換用クロンクを発生するクロック発生手
段で、２は該クロック発生手段からの直列／並列変換用
クロックを用いて入力した直列信号を直列／並列変換部
分に取り込んだ後、フレームビットをＭ個のフレームビ
ットメモリ部分に書き込むと共に、１チヤンネル分の信
号ｎビットを並列信号に変換してＭ個のチャンネルメモ
リ部分の内の対応するチャンネルメモリ部分に書き込む
直列／並列変換手段である。
また、３は該クロック発生手段からの並列／直列変換用
クロックを用いて該フレームビットメモリ部分およびチ
ャンネルメモリ部分に書き込まれたフレームビットおよ
び並列信号を対応する並列／直列変換部分に取り込み、
フレームビットが付加されたＭ系列の信号に変換して出
力する並列／直列変換手段である。
クロックを用いて該フレームビットメモリ部分およびチ
ャンネルメモリ部分に書き込まれたフレームビットおよ
び並列信号を対応する並列／直列変換部分に取り込み、
フレームビットが付加されたＭ系列の信号に変換して出
力する並列／直列変換手段である。
そして、直列／並列変換手段、並列／直列変換手段とク
ロック発生手段によりチャンネル単位でＭ系列の信号に
変換し、各系列のフレームの先頭にフレームビットを付
加スる。
ロック発生手段によりチャンネル単位でＭ系列の信号に
変換し、各系列のフレームの先頭にフレームビットを付
加スる。
本発明は入力信号をＭ系列の信号に変換する際。
１チヤンネルの信号を一系列に集中させることにより、
変換されたＭ系列の信号のうちの一系列の信号が欠落し
ても、全信号が欠落すると云う事態が生じない様にした
。
変換されたＭ系列の信号のうちの一系列の信号が欠落し
ても、全信号が欠落すると云う事態が生じない様にした
。
以下、説明を容易にする為に第２図−■に示す様にＣＣ
ＩＴＴ Ｃ７０４に示される様な信号を２系列に変換す
る場合を例に取る。
ＩＴＴ Ｃ７０４に示される様な信号を２系列に変換す
る場合を例に取る。
先ず、１チヤンネルを構成する８ビット単位のパルスを
第２図−〇、■に示す様に１チヤンネル単位でチャンネ
ル１ （以下、 Ｃ［（１と省略するＬＣＩＩ３・・と
、Ｃ１１２，ＣＨ４・・とに分割する。これにより、第
２図−■の系列が欠落しても半分の回線は確保される。
第２図−〇、■に示す様に１チヤンネル単位でチャンネ
ル１ （以下、 Ｃ［（１と省略するＬＣＩＩ３・・と
、Ｃ１１２，ＣＨ４・・とに分割する。これにより、第
２図−■の系列が欠落しても半分の回線は確保される。
しかし、ｌフレームが１３ Ｘ２４ ＋ １． ＝Ｉ９
３ビットで構成されている為に２系列にした時に端数が
生ずるが、第２図−■の系列の先頭にフレームビットＳ
を付加すれば端数はなくなる。
３ビットで構成されている為に２系列にした時に端数が
生ずるが、第２図−■の系列の先頭にフレームビットＳ
を付加すれば端数はなくなる。
以上の説明は２系列の場合であるが４Ｍ系列の場合でも
同様に適用できる。
同様に適用できる。
第３図は本発明の実施例のブロック図、第４図は第３図
中の第１．第２のクロック発生部ブロック図の一例、第
５図は第４図の動作説明図を示す。
中の第１．第２のクロック発生部ブロック図の一例、第
５図は第４図の動作説明図を示す。
ここでミ直列／並列変換部分２１１．２１２．フレムヒ
ツトメモリ部分ＭＩＩ＋ ＭＩｌ＋ チャンネルメモ
リ部分Ｍ！ｌ、 Ｍ２□は直列／並列変換手段２の構成
部分、並列／直列変換部分３１．３２は並列／直列変換
手段３の構成部分、第１のクロック発生部４１．第２の
クロック発生部分４２はクロック発生手段４の構成部分
を示す。
ツトメモリ部分ＭＩＩ＋ ＭＩｌ＋ チャンネルメモ
リ部分Ｍ！ｌ、 Ｍ２□は直列／並列変換手段２の構成
部分、並列／直列変換部分３１．３２は並列／直列変換
手段３の構成部分、第１のクロック発生部４１．第２の
クロック発生部分４２はクロック発生手段４の構成部分
を示す。
以下、上記ＣＣＩＴＴ Ｃ７０４に示される信号を２系
列に分割するとして、第４図、第５図を参照して第３図
の動作を説明する。
列に分割するとして、第４図、第５図を参照して第３図
の動作を説明する。
先ず、端子ＩＮから入力した第５図（ａ）−■に示す信
号のうちのフレームビットＳ （以下、Ｓビットと省略
する）と０１１１の８ビツトの計９ビットが直列／並列
度ｆＡ器（以下、 Ｓ／Ｐ変換器と省略する）２１１．
２１２にをり込まれた時、後述する第１のクロック発生
部４１からの第５図（ａｌ−■に示す書き込みクロック
ＣＫＩ によりＳビットがフレームビットメモリＭｌｌ
、Ｍ１２に書き込まれる。また、第５図（ａ）−■に示
す書き込みクロックＣＫａによりメモリＭ２にＣＨｌの
８ビツトが並列に書き込まれる。
号のうちのフレームビットＳ （以下、Ｓビットと省略
する）と０１１１の８ビツトの計９ビットが直列／並列
度ｆＡ器（以下、 Ｓ／Ｐ変換器と省略する）２１１．
２１２にをり込まれた時、後述する第１のクロック発生
部４１からの第５図（ａｌ−■に示す書き込みクロック
ＣＫＩ によりＳビットがフレームビットメモリＭｌｌ
、Ｍ１２に書き込まれる。また、第５図（ａ）−■に示
す書き込みクロックＣＫａによりメモリＭ２にＣＨｌの
８ビツトが並列に書き込まれる。
即ち、第５図（ａ）−■のＳビットが２つのメモリＭＩ
Ｉ＋ ＭＩ２に書き込まれる。
Ｉ＋ ＭＩ２に書き込まれる。
次に、第５図（ａ）−■の１０ビット〜１７ビソト間の
ＣＨ２の８ビツトがＳ／Ｐ変換器２１１ に取り込まれ
た時、第５図ｆａ）−〇に示す書き込みクロックＣＫ、
でメモリ１２□にＣＩ（２の８ビツトが並列に書き込ま
れる。
ＣＨ２の８ビツトがＳ／Ｐ変換器２１１ に取り込まれ
た時、第５図ｆａ）−〇に示す書き込みクロックＣＫ、
でメモリ１２□にＣＩ（２の８ビツトが並列に書き込ま
れる。
ここで、上記の書き込みクロックＣＫ３〜ＣＫ、を供給
する第１のクロック発生部４１は第４図（ａｌに示す様
に１例えば１９３進カウンタ４１１とＲＯＭ ４１２を
持っているが、前者は第５図（ａ）−■に示ずＣに。（
１゜５４４ Ｍｂ／ｓ）を１フレ一ム分カウントするも
のであり、後者は１９３進カウンク４１１からのカウン
ト値に対応して第５図（ａ）−〇〜■に示す書き込みク
ロックを出力する様にパターンが予め書き込まれている
メモリである。
する第１のクロック発生部４１は第４図（ａｌに示す様
に１例えば１９３進カウンタ４１１とＲＯＭ ４１２を
持っているが、前者は第５図（ａ）−■に示ずＣに。（
１゜５４４ Ｍｂ／ｓ）を１フレ一ム分カウントするも
のであり、後者は１９３進カウンク４１１からのカウン
ト値に対応して第５図（ａ）−〇〜■に示す書き込みク
ロックを出力する様にパターンが予め書き込まれている
メモリである。
そこで、第５図（ａｌ−■に示す書き込みクロックＣＫ
Ｉは０を初期値とするとカウント値が８の時に出力する
。また、第５図（ａ）−■に示す書き込みクロックＣＫ
４はカウント値が最初は９．以降は１６おきに出力する
。更に、第５図＋ａｌ−■に示すＣＫ５はカウント値が
最初は１７．以降１６おきに出力する。
Ｉは０を初期値とするとカウント値が８の時に出力する
。また、第５図（ａ）−■に示す書き込みクロックＣＫ
４はカウント値が最初は９．以降は１６おきに出力する
。更に、第５図＋ａｌ−■に示すＣＫ５はカウント値が
最初は１７．以降１６おきに出力する。
さて、並列／直列変換器（以下、 Ｐ／Ｓ変換器と省略
する）３１ はメモリＭＩＩ＋ ＭａｌにＳピントとＣ
Ｈ１の８ビツトが並列に書き込まれると、直ぐにこれを
取り込み、後述する第２のクロ、り発生部４２からの読
み出しクロックで直列に１ビツトずつ出力する。
する）３１ はメモリＭＩＩ＋ ＭａｌにＳピントとＣ
Ｈ１の８ビツトが並列に書き込まれると、直ぐにこれを
取り込み、後述する第２のクロ、り発生部４２からの読
み出しクロックで直列に１ビツトずつ出力する。
同様に、 Ｐ／Ｓ変換器３２もメモリＭ１□＋ Ｍｚ□
に害き込まれたＳビットとＣ１１２の８ビツトを取り込
み読み出しクロックで直列に１ビツトずつ出力する。
に害き込まれたＳビットとＣ１１２の８ビツトを取り込
み読み出しクロックで直列に１ビツトずつ出力する。
次に、第２のクロック発生部４２は第４図（ｂ）に示す
様に９７進カウンタ４２】 とＲＯＦＩ ４２２を持っ
ている。
様に９７進カウンタ４２】 とＲＯＦＩ ４２２を持っ
ている。
そして、９７進カウンタは第５図（ｔ］）−■に示すＣ
５４４Ｘ （１９４／１９３） Ｘ （１／２） Ｍｂ
／ｓのＣＫ、を１フレ一ム分カウントするもので、 Ｒ
ＯＭ ４２２は第５図（ｂ）−〇に示すカウント値に対
して第５図（ｂ）−〇に示す様に最初はＯ〜８までの９
ビツトの読み出しクロックを出力するが、次からは１〜
８までの８ビツトのクロックを出力する。尚、ＣＫｏと
ＣＫ６ とはＰＬＬを使用して同期がとられている。
５４４Ｘ （１９４／１９３） Ｘ （１／２） Ｍｂ
／ｓのＣＫ、を１フレ一ム分カウントするもので、 Ｒ
ＯＭ ４２２は第５図（ｂ）−〇に示すカウント値に対
して第５図（ｂ）−〇に示す様に最初はＯ〜８までの９
ビツトの読み出しクロックを出力するが、次からは１〜
８までの８ビツトのクロックを出力する。尚、ＣＫｏと
ＣＫ６ とはＰＬＬを使用して同期がとられている。
そこで、上記の様に出力端子０ＵＴ−１，０１ｌＴ−２
から先頭にＳビットが付加されたた偶数チャンネル。
から先頭にＳビットが付加されたた偶数チャンネル。
奇数チャンネルの信号が取り出せる。
即ち、変換されたＭ系列の信号のうちの一系列の信号が
欠落しても、全信号が欠落すると云う事態が生じない様
にする。
欠落しても、全信号が欠落すると云う事態が生じない様
にする。
以上、詳細に説明した様に本発明によれば変換されたＭ
系列の信号のうちの一系列の信号が欠落しても、全信号
が欠落すると云う事態が生じないと云う効果がある。
系列の信号のうちの一系列の信号が欠落しても、全信号
が欠落すると云う事態が生じないと云う効果がある。
第１図は本発明の原理ブロック図、
第２図は第１図の動作説明図、
第３図は本発明の実施例のブロック図、第４図は第３図
中の第１．第２のクロック発生部ブロック図の一例、 第５図は第４図の動作説明図、 第６図は従来例のブロック図、 第７図は第６図の動作説明図を示す。 図において、 ２は直列／並列変換手段、 ３は並列／直列変換手段、 ４はクロック発生手段、 ２１は直列／並列変換部分、 ３１は並列／直列変換部分、 Ｍｌｌはフレームビットメモリ部分、 Ｍ２＋はチャンネルメモリ部分を示す。 １２ 月 ：！−茫ａ月の餞ダ１１／）フ”ｏ・ンク刀１ ３
図 ＱＯＯ■■ Ｏ■Ｏ■Ｏ 第３ａ中／ｌ第１、第２／）７０ｙりｊシ友祁フかり図
０−奈メ ４ 図 ■ 第６のＯ−ｈ乍説明口 第 ７ 目
中の第１．第２のクロック発生部ブロック図の一例、 第５図は第４図の動作説明図、 第６図は従来例のブロック図、 第７図は第６図の動作説明図を示す。 図において、 ２は直列／並列変換手段、 ３は並列／直列変換手段、 ４はクロック発生手段、 ２１は直列／並列変換部分、 ３１は並列／直列変換部分、 Ｍｌｌはフレームビットメモリ部分、 Ｍ２＋はチャンネルメモリ部分を示す。 １２ 月 ：！−茫ａ月の餞ダ１１／）フ”ｏ・ンク刀１ ３
図 ＱＯＯ■■ Ｏ■Ｏ■Ｏ 第３ａ中／ｌ第１、第２／）７０ｙりｊシ友祁フかり図
０−奈メ ４ 図 ■ 第６のＯ−ｈ乍説明口 第 ７ 目
Claims (1)
- 【特許請求の範囲】 フレームビットとＮチャンネル分の信号ｎＮビットとで
１フレームが構成された直列信号をＭ系列（ｎ、Ｎ、Ｍ
は正の整数）の信号に変換する際、該直列信号から抽出
したクロックを利用して、直列／並列変換手段および並
列／直列変換手段に所定の動作を行わせるための直列／
並列変換用クロックおよび並列／直列変換用クロックを
発生するクロック発生手段（４）と、 該クロック発生手段からの直列／並列変換用クロックを
用いて入力した直列信号を直列／並列変換部分（２１）
に取り込んだ後、フレームビットをＭ個のフレームビッ
トメモリ部分（Ｍ＿１＿１）に書き込むと共に、１チャ
ンネル分の信号ｎビットを並列信号に変換してＭ個のチ
ャンネルメモリ部分の内の対応するチャンネルメモリ部
分（Ｍ＿２＿１）に書き込む直列／並列変換手段（２）
と、 該クロック発生手段からの並列／直列変換用クロックを
用いて該フレームビットメモリ部分（Ｍ＿１＿１）およ
びチャンネルメモリ部分（Ｍ＿２＿１）に書き込まれた
フレームビットおよび並列信号を対応する並列／直列変
換部分（３１）に取り込み、フレームビットが付加され
たＭ系列の信号に変換して出力する並列／直列変換手段
（３）とを設け、 チャンネル単位でＭ系列の信号に変換し、各系列のフレ
ームの先頭にフレームビットを付加する様にしたことを
特徴とする直並列変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26317988A JP2638144B2 (ja) | 1988-10-19 | 1988-10-19 | 直並列変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26317988A JP2638144B2 (ja) | 1988-10-19 | 1988-10-19 | 直並列変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02109425A true JPH02109425A (ja) | 1990-04-23 |
| JP2638144B2 JP2638144B2 (ja) | 1997-08-06 |
Family
ID=17385871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26317988A Expired - Fee Related JP2638144B2 (ja) | 1988-10-19 | 1988-10-19 | 直並列変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638144B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055842A (en) * | 1989-10-23 | 1991-10-08 | Siemens Aktiengesellschaft | Multi-stage serial-to-parallel/parallel-to-serial converter processing data words by segments |
-
1988
- 1988-10-19 JP JP26317988A patent/JP2638144B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055842A (en) * | 1989-10-23 | 1991-10-08 | Siemens Aktiengesellschaft | Multi-stage serial-to-parallel/parallel-to-serial converter processing data words by segments |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2638144B2 (ja) | 1997-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5864250A (en) | Non-servo clock and data recovery circuit and method | |
| JPH07105818B2 (ja) | 並列伝送方式 | |
| JPH11122117A (ja) | シリアル・パラレル変換装置 | |
| JPH02109425A (ja) | 直並列変換方式 | |
| JPH0225576B2 (ja) | ||
| US4636877A (en) | Apparatus for reproducing multiple track digital signals and including timing control of read/write operations | |
| JP2548709B2 (ja) | 多重フレ−ムアライナ | |
| JPH03198544A (ja) | パリティ計数回路 | |
| JP3157029B2 (ja) | データ受信装置 | |
| EP0359265A2 (en) | Zero string error detection circuit | |
| JP2766006B2 (ja) | エラスティック・ストア方式 | |
| JPS60235549A (ja) | ｎＢ１Ｃ符号信号のＣビツト同期方式 | |
| JPS6253539A (ja) | フレ−ム同期方式 | |
| JP2923363B2 (ja) | 信号処理ユニット | |
| JP2594765B2 (ja) | 時分割多重回路 | |
| KR100204062B1 (ko) | 저속 데이타 프레임 위상 정렬기 | |
| JP3006000B2 (ja) | 非同期エラーパルス多重化回路 | |
| JPH0227828A (ja) | デスタッフ回路 | |
| SU1474658A1 (ru) | Устройство ввода асинхронного цифрового потока | |
| SU1587638A1 (ru) | Кодирующее устройство | |
| JPH0435093B2 (ja) | ||
| EP0620662A1 (en) | Processing, serializing and synchronizing device | |
| JPS61255140A (ja) | パルス発生回路 | |
| JPH0566049B2 (ja) | ||
| JPS63207229A (ja) | スタツフ同期多重変換方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |