JPS63207229A - スタツフ同期多重変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時分割多重ディジタル通信方式（二用いられる
スタッフ同期多重変換方式に関する。

〔従来の技術〕

従来、非同期のディジタル信号を多重化する多重変換装
置（＝おいては、装置内の基準クロック周波数を入力信
号に対してやや高め：二選び。

かつ適当なビット間隔で入力信号に余剰ビット（スタッ
フビット）を挿入することによって基準クロックに入力
信号を同期させるパルススタック同期方式を用いている
。同期化信号（−は。

原信号のほか送受信間の同期をとるための同期パルス等
、各種のサービスビットを挿入する必要があり、この周
期ごとの信号群はフレームを形成する。また、スタッフ
ビットの挿入もこのフレーム中の特定の位置（一定めら
れており、入力信号と基準クロックとの位相差を検出し
、これが限界値を越えるとスタッフビットが挿入される
。

一方、受信側においては、同期化信号列から送信側で挿
入した各種のサービスビット及びスタッフビットを分離
して入力信号を再出する。

しかし、再生された信号列はビットの分離：：より信号
列に乱れが生じており、クロックにジッタが含まれてい
るため、クロック平滑回路でジッタを取除く必要がある
。このクロック平滑回路は、バッファメモリ回路を用意
し、再生信号列を一時これ（−書込み、読出しクロック
の周波数を書込みクロックの周波数の平均値となるよう
（二制御すること（二よってジッタの除去が達成される
。この制御はバッファメモリ回路のある１ビットに１着
目し、そのビットの書込みタイミングと読出しタイミン
グとの位相差を検出し。

その情報で読出しクロックの周波数を制御する位相制御
ループ（ＰＬＬ）回路によって行なわれる。すなわち、
ＰＬＬを制御する位相情報は。

各ビット毎の位相情報ではなく、バッファメモリ容量（
二相光するビット間隔でサンプリングされた位相情報で
ある。

〔発明が解決しようとする問題点〕

しかし乍ら、上述した従来のスタッフ同期多重変換装置
は、受信側のバッファメモリ容量を装置構成上最小限必
要なメモリ容量以上という制限を除けば、書込みカウン
タおよび読出しカウンタを構成しやすいビット数（例え
ば、８ビット、１０ビット等の偶数）（−選ぶという点
と。

送信側のスタッフ同期回路で使用するメモリ回路と共用
できるよう送受メモリ容量を等しくするという点のみ（
二着目して決定しており１位相比較のサンプリング周期
についての考慮は払われていなかったため、フレーム構
成と送信メモリ容量および受信メモリ容量の６つの間に
相関があると、バッファメモリの書込み、読出しカウン
タの初期状態；；よって、受信側出力の残留ジッタ量が
変動するという問題点があった。カウンタの初期状態は
全くの偶然：二よって決まるので、装置の電源のオン、
オフ（：よって出カシツタ量が変動すること：二なる。

これは装置（二とって非常（二望ましくない現象である
。

本発明は、従来のもののこのような問題点を解決しよう
とするもので、デスタック（：よる位相跳躍量を一定に
保ち、電源投入の度１：生ずる受信側用カシツタ量の変
動を防止したものである。

〔問題点を解決するための手段〕

本発明（−よれば、スタッフ同期多重変換装置において
、その受信部における分離信号のジッタを抑圧するクロ
ック平滑回路が、前記分離信号を一時記憶するバッファ
メモリ回路と、該バッファメモリ回路の各ビットへの書
込みクロックを発生する書込みカウンタと、各ビットか
らの読出しクロックを発生する読出しカウンタと。

バッファメモリ回路のある１ビツトに１着目し。

そのビットの書込みタイミングと読出しタイミングどの
位相差を検出する位相比較器と、該位相比較器の出力を
用いて前記読出しクロックの周波数を前記書込みクロッ
クのパルス繰返し周波数の平均値となるように制御する
手段とを備え、前記分離信号の１フレーム中のビット数
をｎビット、前記バッファメモリ回路の容量をｍビット
とした時１ｍとｎの間に１以外に公約数を持たないよう
（−ｍを選定することを特徴とするスタッフ周期多重変
換方式が得られる。

〔実施例〕

次：；１本発明（二ついて実施例を挙げ９図面を参照し
て説明する。

第１図は本発明による一実施例の構成を示すブロック図
である。なお、この図には、簡単のため従来装置と同じ
部分、即ち送信部および受信部の同期回路、ビット分離
回路等を除き、クロツク平滑回路１チヤネル分のみを示
している。

サービスビット、スタッフビットの分離された信号列を
入力端子１より供給し、これがパツファメモリ回路１１
に入力線４．１　、４．２　、４．５〜４．１を介して
書込まれ、以下に説明するタイミング（：よりこの記憶
内容を出力線５．１　、５．２゜５．３〜５．１から読
出して出力信号列とし、出力端子３からこれを外部へ出
力する。バッファメモリ回路１１はそれぞれ１ビットの
記憶素子Ｍ１　＋町９Ｍ３〜Ｍ１を有し、記憶素子それ
ぞれ（二は位置を示す通番が付され、かつ、それぞれに
対する書込み指示の入力線６．１．６．２．６．３〜６
．１と読出し指示の入力線７．１　、７．２．７．５〜
７．１とが付与されている。これら記憶素子（−は書込
みカウンタ１２および読出しカウンタ１３からそれぞれ
の位置（二対して順次、かつエンドレス（循環）に反復
して書込みと読出しの指示を与えることにより、このバ
ッファメモリ回路１１は書込みと読出しが独立８１行え
る一時記憶装置として動作する。書込みカウンタ１２お
よび読出しカウンタ１３は、いずれもバイナリ形、リン
グ形、またはその他の回路方式で構成され。

入力線２１または２２からロックパルスを受けてこれを
計数し、パルス数に対応して書込み指示または読出し指
示を逐次順番に入力線６．１〜６．１．または７．１〜
７．１のいずれか１本１：与えるとともに、入力線６．
１または７．１に至って再び始点（：復帰させ循環して
動作させる。書込みカウンタ１２の入力は入力端子２よ
シ与えられ。

入力信号１；同期し、かつ、ビット分離によシビットの
存在しないタイムスロットでは出力を禁止されているク
ロックパルスである。

一方、−読出しカウンタ１３の入力は電圧制御発振器（
ｖｃｏ）１７から与えられるが、このＶＣＯの周波数は
次のよう１ニして制御されている。バッファメモリ回路
１１の記憶素子のいずれか１個（この場合はＭ、）への
書込みタイミングと読出しタイミングは位相比較器１４
に入力される。位相比較結果は、直流増幅器１５．ルー
プフィルタ１６を経て、ＶＣＯ制御入力線６１に入力さ
れる。こうして形成されたＰＬＬによｐ、ＶＣ！０１７
の出力は位相比較器１４の出力が一定１；なるようＣ，
即ちＭｌにおける書込みと読出しの位相差が一定！＝な
るように制御される。

この時、ＰＬＬの応答は一般にカットオフ周波数ｆ０の
ローパス特性のため、ｆｃよシも十分Ｃ；高い周波数成
分のジッタは抑圧される。ところで、この方法で位相比
較を行うときは、バッファメモリ回路１１の記憶容量（
この場合は１ビット）ごとの時間間隔をもって位相比較
をすることになる。即ち、１ビットごとのサンプリング
による位相比較となる。以上の説明１；より。

バッファメモリ（：おける一般的な位相制御の方法が理
解されよう。

第２図は、第１図の実施例（二連用される１チヤネルあ
た〕のフレーム構成を示した図である。

この図において、１番目のビットは受信側：二おいて同
期をとるためのフレーム同期ビットで。

例えば常：二゛１″が入るとする。２番目のビットはス
タッフ判定ビットであり９例えば、スタッフ有りの時”
１”、スタッフ無しの時“０″であるとする。続く１〜
８は情報ビットであるが、１は可変タイムスロットであ
シ、スタッフ無しの時は情報ビットが入るが、スタッフ
有りの時に′はスタッフビットが挿入される。つまり。

１フレーム１０ビツトで構成され、そのうち。

サービスビット！−２ビット使用され、情報ビットは１
フレーム中８ビットであるとする。送信側１；おいて各
チャネル毎に上記フレーム構成に組まれ同期をとられた
後、並直列変換により多重化される。この時、多重化数
は任意の数としてよい。

受信側では、この信号列を受信し、フレーム同期をとっ
た後（；各チャネル：二分離し、サービスビットの分離
およびスタッフ判定ビットの指示（−従ってスタッフビ
ットの分離を行う。受信側：二おいて上記の操作を終え
、クロック平滑回路Ｃ二人力されるデータ信号列とクロ
ックパルス列の例を第６図（二示す。サービスビット分
離により、１フレーム中２ビットずつデータおよびクロ
ックが抜けており、更に、スタッフの行われたフレーム
では可変タイムスロット位置のデータとクロックが抜け
ている。

ここで、従来例としてバッファメモリ回路の容量を８ビ
ツトとし９位相比較を８ビツトごとのサンプリング位相
比較とした場合を考える。

第２図から分る様に、１フレーム中の情報ビット数は８
ビツトで、これはメモリ容量８ビツトと１以外に公約数
を持つ。また、第２図および第３図から分るように、８
ビツト間隔のサンプリングではサンプリング位置は８つ
あり、スタッフビットの分離（以下デスタッフと称する
。）以外ではサンプリング位置の変化は起こらない。

そして、デスタッフが行われる度にサンプリング位置は
１ビツトずれていき、８回のデスタッフで元の位置【二
もどろ。ここで注意すべきことは、これら８通りの波形
に含まれる位相情報が同一ではないという点である。

第４図は書込みクロックと読出しクロックの位相差の変
化の様子を１フレーム１；ついて見たものである。書込
みクロックの位相はデータを１ビット書込む度に進み、
実線の様（−変化するが、一方読出しは連続的（＝行わ
れるので、その位相は点線のように変化する。また、起
り得る８つの゛サンプリング点を図に書込むと９図中の
ａ　％　ｈの点Ｃ；なる。これを見て分る通シ、実際の
書込みクロックと読出しクロックの位相差は同一である
が、ａｘｈの場合（：含まれる位相情報は異なっている
ことが分る。言い換えれば。

ａ　％　ｈではＰＩ、Ｌが同期した時の書込みと読出し
の位相差が異なっている。ところで、このサンプリング
点はそのどれか１つが定常的（−現われるという性質の
ものであるが、デスタッフが行われるとサンプリング点
がａ、ｂ、ｃ・・・・・・の順で１ビットずつ遷移して
いく。その時は、各点で観測される位相情報が異なるた
め９例えば。

ａからｂへ遷移した場合とＣからｄへ遷移した場合とで
は位相跳躍量が異なるという結果が生じる。つまり、デ
スタッフの度に位相跳躍量が異なシ、８回のデスタッフ
で元のサンプリング点１：戻り、１つの周期を形成する
こと（：なる。

ところで、送信側のメモリ（−おけるスタッフのための
位相比較においても９通常−ｆノブリ／グ位相比較を用
いているので、従来のように送信側においてもメモリ容
量が８ビツトで８ビツト間隔の位相比較を行っている場
合、スタッフのための位相比較点も８つ存在し、８回の
スタッフで１周期を構成する。従って、どのスタッフが
どのデスタッフ位相跳躍（二当たるかの組合せは８つと
なシ、それ（＝よってスタッフジッタ波形が異なること
：：なる。どの組合せが実現されるかは回路の初期状態
によるので、全くの偶然で決まシ、シかもその１つの組
合せが一度実現されると、同期外れやメモリスリップが
起きない限りほかの組合せ（−移ることはない。更（−
９８回のスタッフ周期というのは、ＰＬＬのカットオフ
周波数（ニルべて十分に短い周期とは言えないので、ス
タッフジッタ波形の違いが出力の残留ジッタ（二現われ
ることになる。これ１：より。

電源投入の度に出カシツタ量が変化するという現象が生
じる。

上述のように、１フレーム中の位相比較点が何点か存在
し、デスタッフが行われない限りそれらの間の遷移が起
きないということが、デスタツブのたび（二位相跳曜量
が変動する原因である。従って、デスタッフに依存せず
１位相比較のサンプリング点が遷移すれば２位相跳躍量
は一定となり、スタッフジッタ波形が変化する原因には
ならない。

この実施例（：よれば、従来考慮されなかった受信メモ
リにおける位相比較のサンプリング間隔を考慮に入れ９
位相比較のサンプリング点がデスタッフ１：依存せず（
二遷移するよう受信メモリの容量が選定されている。な
お、一般に同期化フレームの最小単位、すなわち１フレ
ーム。

または１サブフレームの低次群１チヤネルあたりの情報
ビット数ｎと受信メモリ容量ｍとの間（二１以外に公約
数がない場合（＝は上の条件は満たされる。上記の実施
例においては、メモリ容量を７．または９ビット等１；
選べば位相跳躍量は一定となる。

〔発明の効果〕 以上１：説明したように１本発明は受信メモリ容量ｍと
フレーム中の情報ビット数ｎとが１以外に公約数を持た
ないようにｍを選定すること監−より、デスタッフ（−
よる位相跳躍量を一定（二保ち、電源投入のたびに受信
側量カシツタ量の変動することを防ぐことができ９通信
システムの性能および信頼性の向上に寄与すべく得られ
る効果は太さい。

【図面の簡単な説明】

第１図は本発明（＝よる一実施例の構成を示すブロック
図、第２図は本発明の一実施例に適用されるフレーム構
成図、第３図は実施例（−おけるクロック平滑回路の入
力波形例、第４図は受信メモリにおける書込みクロック
と読出しクロックの位相差を表わす図である。 図（：おいて、１，２は入力端子、４．１〜４．ｉ。 ６．１〜６．ｉ　、　７．１〜７．ｉ、２１，２２．３
１は入力線、３は出力端子、５．１〜５．１は出力線、
１１はバッファメモリ回路、１２は書込みカウンタ。 １６は読出しカウンタ、１４は位相比較器。 １５は直流増幅器、１６はループフィルタ。 １７は゛電圧制御発振器である。 第２図 第４図

Claims (1)

【特許請求の範囲】
1. １、パルススタッフ同期方式を用いて複数の非同期信号
   間の同期をとり多重化するスタッフ同期多重変換装置に
   おいて、その受信部における分離信号のジッタを抑圧す
   るクロック平滑回路が、前記分離信号を一時記憶するバ
   ッファメモリ回路と、該バッファメモリ回路の各ビット
   への書込みクロックを発生する書込カウンタと、各ビッ
   トからの読出しクロックを発生する読出しカウンタと、
   バッファメモリ回路のある１ビットに着目し、そのビッ
   トの書込みタイミングと読出しタイミングとの位相差を
   検出する位相比較器と、該位相比較器の出力を用いて前
   記読出しクロックの周波数を前記書込みクロックのパル
   ス繰返し周波数の平均値となるように制御する手段とを
   備え、前記分離信号の１フレーム中のビット数をｎビッ
   ト、前記バッファメモリ回路の容量をｍビットとした時
   、ｍとｎの間に１以外に公約数を持たないようにｍを選
   定することを特徴とするスタッフ同期多重変換方式。