JPH0235837A

JPH0235837A - 網間接続装置

Info

Publication number: JPH0235837A
Application number: JP63184637A
Authority: JP
Inventors: Hiraaki Nagase; 長瀬　平明
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-07-26
Filing date: 1988-07-26
Publication date: 1990-02-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、デジタル多重化装置に使用され２つの同期
網を接続する網間接続装置に関するものである。

特に、ｗ４間接続装置の速度制御に関するものである。

［従来の技術］従来例の構成を第４図を参照しながら説明する。

第４図は、従来の網間接続装置を示すブロック図である
。

第４図において、（１）は網終端装置であって、この従
来例では網受信器（２）及び網送信器（３）から構成さ
れている。

また、（４）は網終端装置であって、この従来例では網
終端装置（１）の網受信器（２）に接続されたバッファ
メモリ（５）、このバッファメモリ（５）に接続された
網送信器（６）、網終端袋′１１（１）の網送信器（３
）に接続されたバッファメモリ（７）及びこのバッファ
メモリ（７）に接続された網受信器（８）から構成され
ている。

第５図は、従来の網間接続装置を使用した同期ｗＪＡ、
Ｂの接続状態を示す概略図である。

第５図において、（９）は同期網Ａを介して網終端袋Ｗ
（１）に接続された網終端装置、（１０）はこの網終端
装置（９）に接続された端末装置、（１１）は同斯種Ｂ
を介して網終端装置（４）に接続された網終端装置、（
１２）はこの網終端装置（１１）に接続された端末装置
である。

つぎに、上述した従来例の動作を説明する。

網終端装置（１）の網受信器（２）は、同期！Ｉ！ｌＡ
からデータを受信する。受信されたデータＤＴＡＩは、
同期網ＡのクロックＣＬＫ＾に同期して、バッファメモ
リ（５）に書き込まれる。また、同期！１ｌｌＢのクロ
ックＣＬＫＢに同期して、バッファメモリ（５）からデ
ータＤＴへ２として読み出される。そして、網終端装置
（４）の網送信器（６）は、データＤＴへ２を同期網Ｂ
に送信する。

ここで、同期網Ａ、Ｂは互いに独立した網であるので、
クロックＣＬＫへ≠クロックＣＬＫＢである。そこで、
バッファメモリ（５）は、クロックＣＬＫΔ及びクロッ
クＣＬＫＢのクロック差によるデータスリップを吸収す
るために使用されている。

なお、網送信器（３）、バッファメモリ（７）及び網受
信器（８）の動作については、逆方向のデータの流れ（
同期網Ｂ→同期網Ａ）以外は上述した動作と同じである
。

［発明が解決しようとする課題］上述したような従来の網間接続装置では、クロック差に
よるバッファメモリのデータ蓄ｆ！量がバッファメモリ
の容量を超えると、データの欠落を生じるので、バッフ
ァメモリの容量を大きくしなければならず、そうすると
データ蓄積量が増加した場合にはデータ伝送の遅延時間
が大きくなる等の問題点があった。

この発明は、上述した問題点を解決するためになされた
もので、同期網の伝送速度を時系列に可変でき、バッフ
ァメモリの容量を小さくでき、かつ精度の高い装置を安
価に提供できる網間接続装置を得ることを目的とする。

［課題を解決するための手段］この発明に係る網間接続装置は、以下に述べるような手
段を備えたものである。

（ｉ）５第１の同期網からデータを受信する網受信器。

＜ｉｉ）、上記第１の同期網の第１のクロックにより上
記網受信器から上記データを入力し第２の同期網の第２
のクロックにより上記データを出力するバッファメモリ
。

（ｉｉｉ）、このバッファメモリにおける上記データの
蓄積量を検出するデータ蓄積量検出回路。

（ｉｖ＞、上記データの蓄積量に基づいて上記第１のク
ロックと第２のクロックとのクロック差を制御し上記第
２の同期網へ上記データを送信する網送信器。

［作用コこの発明においては、データ蓄積量検出回路によって、
バッファメモリにおけるデータの蓄ｆｉｆｆｉが検出さ
れる。

そして、網送信器によって、上記データの蓄積量に基づ
いて第１のクロックと第２のクロックとのクロック差を
制御し第２の同期網へ上記データが送信される。

［実施例］実施例の構成を第１図を参照しながら説明する。

第１図は、この発明の一実施例を示すブロック図であり
、（１）〜（３）、（５）、（７）及び（８）は上記従
来装置のものと全く同一である。

第１図において、（４＾）は網終端装置であって、この
実施例では網終端装置（１）の網受信器（２）に接続さ
れたバッファメモリ（５）、このバッファメモリ（５）
に接続された網送信器（６八）、入力側がバッファメモ
リ（５）に接続されかつ出力側が網送信器（６Δ）に接
続されたデータＭ積置検出回路（９）、網終端装置（１
）の網送信器（３）に接続されたバッファメモリ（７）
及びこのバッファメモリ（７）に接続された網受信器く
８）から構成されている。

第２図は、第１図の網送信器（６＾）を詳細に示すブロ
ック図である。

第２図において、網送信器（６八）は、（６１）、（６
２）、（６３）及び（６４）から構成されている。

ここで、（６１）はバッファメモリ（５）及びデータ蓄
積量検出回路（９）に接続された速度変換・多重化部、
（６２）はこの速度変換・多重化部（６１）に接続され
た多重化回路、（６３）は入力側がデータ蓄積量検出回
路（９）に接続されかつ出力側が多重化回路（６２）に
接続された伝送速度制御回路、（６４）は入力側がデー
タＮ積置検出回路（９）に接続されかつ出力側がバッフ
ァメモリ（５）及び速度変換・多重化部（６１）に接続
された網クロック分周・ＰＬＬ回路である。

なお、多重化回路（６２）の出力側はデータ線で同期網
Ｂに接続され、速度変換・多重化部（６１）、伝送速度
制御回路（６３）及び網クロック分周・ＰＬＬ回路（６
４）の入力側はクロック線で同期網Ｂに接続されている
。

つぎに、上述した実施例の動作を第２図及び第３図（ａ
）〜（ｆ）を参照しながら説明する。第３図（、）〜（
ｆ）は、データ及びクロックの内容を示す説明図である
。

第３図において、（ａ）図は同期網Ａからバッファメモ
リ（５）へ書き込まれるデータＤＴΔ１、（ｂ）図は同
期１１１ｉＡのクロックＣＬＫＡ、（ｅ）図はバッファ
メモリ（５）から同期網Ｂへ読み出されるデータＤＴへ
２、（ｄ）図は同期網ＢのクロックＣＬＫＢが位相制御
されたクロックＣＬＫＣ１及び（ｅ）図は同期網Ｂの伝
送フレーム中に割り当てられた当該チャネルのデータＤ
ＴΔ３のビット構成を示す。（ｆ）図は当該チャネルの
データＤＴ＾３の詳細なピッ１〜構成を示し、（ｄｏ）
、（ｄ、）を速度制御ビット、（ｄ２）〜（ｄｚ）をデ
ータビットとする１２ビツトが割り当てられた例を示す
。

なお、データビットは、速度制御ピッ１〜の組み合わせ
に応じて有効ビット、無効ピッ）〜が設定される。また
、データＤＴへ３は、有効ビットのタイムスロットのみ
多重化されて伝送され、速度制御には４つの状態が存在
する。

始めに、網送信器（６＾）は、速度制御の状態（Ｂ：有
効ビット８）で動作しているものとする。この状態（Ｂ
）において、同期１１！ＡのクロックＣＬＫ＾の速度が
同期網ＢのタロツクＣＬＫＢの速度より大きいとすると
、バッファメモリ（５）にはデータＤＴ＾１が蓄積され
ていく。

データ蓄積量検出回路（９）は、クロックＣＬＫＡとク
ロックＣＬＫＣとのクロック差がバッファメモリ（５）
のデータ蓄積量の変化として現れてくるので、バッファ
メモリ（５）のデータ蓄積量を書込・読出アドレス情報
＾ＤＲにより監視し、ある設定範囲を超えた場合に、伝
送速度制御信号Ｃ８を速度変換・多重化部（６１）、伝
送速度制御回路（６３）及び網クロック分周・ＰＬＬ回
路（６４）に出力する。

速度変換・多重化部（６１）は、伝送速度制御信号ＣＳ
に基づいてデータのビット数を制御する。この場合は、
速度制御を状態（Ｃ：有効ビット９）に変換し、ビット
数を増やす。すなわち、データ伝送速度が９／８倍にな
る。

伝送速度制御回路（６３）は、伝送速度制御信号Ｃ３を
コード化した速度制御ビットを多重化回路（６２）に出
力する。

網クロック分周・ＰＬＬ回路（６４）は、伝送速度制御
信号Ｃ８に基づいて同期ｌｌ！ＩＢのクロックＣＬＫＢ
の分周クロックを位相制御し、クロックＣＬＫＣとして
バッファメモリ（５）及び速度変換・多重化部（６１）
に出力する。この場合、クロックＣＬＫＣの速度は、ク
ロックＣＬＫＢの９／８倍になる。

この結果、同期網ＢのクロックＣＬＫＣの速度が同期網
ＡのクロックＣＬＫΔの速度より大きければ、バッファ
メモリ（５）のデータ蓄積量は次第に減少する。

その後、データ蓄積量がある設定範囲より減少すると、
網クロック分周・ＰＬＬ回路（６４）は、同期網Ｂのク
ロックＣＬＫＣの速度を制御し、網送信器（６＾）は、
速度制御の状！！（Ｂ）に戻る。

このように、網送信器（６＾）は、同期１１Ｂのデータ
伝送速度を可変制御することにより、バッファメモリ（
５）内のデータ蓄積量が、ある設定範囲に収まるように
制御することができる。また、速度制御の状ｆｉ（Ａ：
有効ビット７）及び（Ｄ：有効ビット１０）は、状ｆｉ
（Ｂ）及び（Ｃ）においてバッファメモリ（５）内のデ
ータ蓄積量がある設定範囲収まらない場合に使用する。

なお、上記実施例では速度制御の各状態毎にデータのビ
ット数を１ビツトづつ変化したものを示したが、数ビッ
トづつ変化したものでも同様の動作を期待できる。

また、上記実施例では速度制御の状態を４つの場合につ
いて示したが、クロック差の変動に応じて状態の数を適
当に選択しても所期の目的を達成し得ることはいうまで
もない。例えば、クロック差の変動が小さい場合は速度
制御の状態を２つでもよい。

ところで上記説明では、１チヤネルに利用する場合につ
いて述べたが、複数チャネルにも利用できることはいう
までもない。

［発明の効果］この発明は、以上説明したとおり、第１の同期網からデ
ータを受信する網受信器と、上記第１の同期網の第１の
クロックにより上記網受信器から上記データを入力し第
２の同期網の第２のクロックにより上記データを出力す
るバッファメモリと、このバッファメモリにおける上記
データの蓄積量を検出するデータ蓄積量検出回路と、上
記データの蓄積量に基づいて上記第１のクロックと第２
のクロックとのクロック差を制御し上記第２の同期網へ
上記データを送信する網送信器とを備えたので、同期網
の伝送速度を時系列に可変でき、バッファメモリの容量
を小さくでき、かつ精度の高い装置を安価に提供できる
という効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の網送信器の詳細を示すブロック図、第３図（
ａ）〜（ｒ）はデータ及びクロックの内容を示す説明図
、第４図は従来の網間接続装置を示すブロック図、第５
図は従来の網間接続装置を使用した同期＃２ＪＡ、Ｂの
接続状態を示す概略図である。図において、（１）・・・　網終端装置、（２）　・・・　網受信器、（３）・・・　網送信器、（４＾）・・・　網終端装置、（５）・・・　バッファメモリ、（６Ａ）・・・　網送信器、（７）・・・　バッファメモリ、（８）・・・　網受信器、（９）・・・　データ蓄積量検出回路である。なお、各図中、同一符号は同一、又は相当部分を示す。第１図第２図９：元夕蓄憤量挟士巳路９：　データ鴻積量棟士同錯６２：　多重化回路６３：イ春ゐ１１軒回路６４　：　糸目りロッフう１円・ＰＬＬ巨掘る第図（ｂ）クロツフＣＬ民へ（ｄ）’７０−ツクＣＬ、ＫＯ最大伝送ビ／ト第図第図一一一一一一一同期園Ａ −一一一一一− ｒ′ｌ朗ＲＢ

Claims

【特許請求の範囲】

第１の同期網からデータを受信する網受信器、上記第１
の同期網の第１のクロックにより上記網受信器から上記
データを入力し第２の同期網の第２のクロックにより上
記データを出力するバッファメモリ、このバッファメモ
リにおける上記データの蓄積量を検出するデータ蓄積量
検出回路、及び上記データの蓄積量に基づいて上記第１
のクロックと第２のクロックとのクロック差を制御し上
記第２の同期網へ上記データを送信する網送信器を備え
たことを特徴とする網間接続装置。