JPH04196937A - ジッタ抑圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 バイト多重を行い、バイト単位でスタッフを行う同期伝
送網におけるクロックのジッタ抑圧回路に関し、 ディジタルＰＬＬ回路を用いずにビット・スタッフ信号
に変換することができるバイト−ビット変換部を実現す
ることを目的とし、 受信した信号のデータ及びクロックからオーバーヘッド
信号に対応する位置のクロックをマスクし且つ受信した
データ中のバイト・スタッフ信号によりポジティブ・ス
タッフ又はネガティブ・スタッフのいずれかのバイト・
スタッフを行い、受信したデータ中の主信号のみに対応
するクロックを発生する書込クロック発生部と、該書込
クロック発生部から出力されるクロックにより主信号の
データを格納するバッファメモリと、該バイト・スタッ
フ信号に基づきスタッフ動作のビット数を累積部で累積
し分配部で該累積値を均等に分配することにより一定時
間内の移動平均により平滑化したビット・スタッフ信号
を発生するバイト−ビット変換部と、該受信クロックか
ら該オーバーヘッドバイト位置のクロックのみをマスク
し且つ該ビット・スタッフ信号によりビット・スタッフ
を行って該バッファメモリの読出クロックを発生するビ
ット・スタッフ部と、該ビット・スタッフ部の出力信号
を書込クロックとして該バッファメモリから読み出され
たデータを書き込むと共に該オーバーヘッドバイト位置
のクロック歯抜けの平滑化を行って該非同期伝送網デー
タを発生する平滑化部とで構成する。

〔産業上の利用分野〕

本発明は、ジッタ抑圧回路に関し、特に同期伝送網にお
ける終端装置から非同期伝送網に送出するためのクロッ
クのジッタ抑圧回路に関するものである。

同期伝送網は、非同期伝送網からのデータを、統一した
クロック源ＢＩＴＳからのクロックにより転送して再び
非同期伝送網に渡すものであるが、この同期伝送網にお
いては、第１０図に概略的に示すＳ　ＯＮ　Ｅ　Ｔ　（
Ｓｙｎｃｈｒｏｎｏｕｓ　０ｐｔｉｃａｌ　Ｎｅｔｗｏ
ｒｋ）のように、非同期伝送網に接続された終端装置Ｌ
ＴＥＩ’−ＬＴＥ２の間にデータ分岐・挿入装置ＡＤ　
Ｍ　（Ａｄｄ−Ｄｒｏｐ　Ｍｕｌｔｉｐｌｅｘｅｒ）が
介在しており、送り側の終端装置ＬＴＥ１では、非同期
伝送網データを５ＯＮＥＴのフレームに適合した形でマ
ンピング（Ｓｙｎｃｈｒｏｎｉｚｅ）　　Ｌ／てデータ
Ｓ　Ｐ　Ｅ　（Ｓｙｎｃｈｒｏ　−ｎｏｕｓ　Ｐａｙｌ
ｏａｄ　Ｅｎｖｅｌｏｐｅ）の形式に変換し、ポインタ
の初期値を付加して分岐・挿入装置ＡＤＭに送る。

第１１図には、５ＯＮＥＴ等の同期伝送網で使用される
フレームフォーマットが示されており、同図（ａ）に示
すように、このフレームは、１行が９０バイトのサブ・
フレームを９行分集めて１マルチ・フレームを構成した
もので、各行の先頭３バイト部分（斜線で図示）がオー
バーヘッドバイト（ＯＨＢ）として割り当てられており
、このオーバーへソドバイトの内の更に所定の３バイト
Ｈ１〜Ｈ３を「ポインタ」として割り当てている。そし
て、各行の残りの８７バイト部分が上記のデータＳＰＥ
部分に相当している。

このポインタは、データＳＰＥを作成したＬＴＥｌと、
その他の装置（ＡＤＭ）との間に位相変動があっても誤
りを生しないで正しくデータＳＰＥの授受が出来る様に
導入されたもので、該位相変動は、データＳＰＥがフレ
ーム（ＳＴＳ−１フレーム）間を自由に動き回れる事に
より唆収される。

すなわち、ポインタは、５ＴＳ−１フレーム内のデータ
ＳＰＥの先頭位置を指しており、自装置（ＡＤＭ）のタ
イミングで作成された５ＴＳ−１フレームと他装置（Ｌ
ＴＥ　１　）のタイミングで作成されたデータＳＰＥと
の相対的位相が変動した時に、＋１づつ変化する事が許
される。

ポインタ値が＋１された場合、ポジティブ・スタッフと
呼ばれその瞬間の１フレームだけ、同図（ｂ）及び第１
２図の様にＨ３バイトの次の１バイトだけデータＳＰＥ
がスキンプされ、データＳＰＥは、それ以後１バイトだ
け後ろにずれる。ポインタ値が−１された場合は、ネガ
ティブ・スタッフと呼ばれ、その瞬間の１フレームだけ
第１１図（ｃ）及び第１２図の様にＨ３バイトの位１に
もデータＳＰＥが割り付けられ、データＳＰＥはそれ以
後１バイトだけ前進する。

以下、ポジティブ・スタッフ及びネガティブ・スタッフ
を「バイト・スタッフ」と総称することとする。尚、こ
のバイト・スタッフは、５ＯＮＥＴの規格により、４フ
レ一ム未満の間隔では行えないようになっている。

受端の装置（ＬＴＥ２）にとって、データＳＰＥだけを
取り出す場合このポジティブ・スタッフはバイト位置Ｈ
３の次のバイト位置（点線で示す通常はデータが詰まっ
ている位置）のクロックが歯抜けとなるように指示する
ものであり、ネガティブ・スタッフはバイト位置Ｈ３（
通常はクロンク歯抜けの位置）に８ビツトクロツクを挿
入するように指示するものである。これを、マルチ・フ
レーム全体として示すと第１１図（ｂ）、　（Ｃ）に示
すようになる。

このようにして分岐・挿入装置ＡＤＭでは、終端装置Ｌ
ＴＥ１からのフレームを解いてポインタ処理を行い、自
分のフレームにポインタを読み替えてデータＳＰＥを出
すと共に、クロック源ＢＩＴＳから終端装置ＬＴＥ　１
へのクロックの周波数ｒと、分岐・挿入装置ＡＤＭへの
クロックの周波数ｆ゛との偏差ｆ−ｆ’が第１０図に示
すように存在すると、分岐・挿入装！ＡＤＭでのポイン
タ・アクションは図示のようにその偏差に応して行われ
、偏差が大きくなるとポインタ・アクションの密度が高
くなることが分かる。

このようにして、ポインタ・アクションが行われたフレ
ームを受けた終端装置ＬＴＥ２では、第１１図（ａ）に
示すようなオーバーへソドバイト（斜線で示した３バイ
トの部分）のクロンク歯抜けがジッタの原因になるので
、この歯抜は部分をＰＬＬ回路により平滑化しジッタを
抑圧した形で再び非同期伝送網データとして送出する。

このように、終端装置ＬＴＥ２では、分岐・挿入装置Ａ
ＤＭからのデータから、データＳＰＥだけを取出す際に
、第１１図（ａ）に示すようなオーバーヘッドバイトの
周期的なりロングの歯抜けはその周波数が高い（７２Ｋ
Ｈｚ）ため、従来技術のＰＬＬ回路のジッタ抑圧特性に
よって平滑化し低いジッタに薄めることができる。

しかしながら、第１１図（ｂ）：　（Ｃ）に示したよう
なバイト・スタッフを行う場合には、周期性が低いため
、デマツピングでは薄めることができず、そのままジッ
タとして送出されてしまうこととなる。

そこで、第１０図に示すように、終端装置ＬＴＥ２では
、ジッタ抑圧回路と組み合わされたポインタ処理を行っ
て、かかるバイト・スタッフによるジッタを抑圧する必
要がある。

〔従来の技術〕

第１３図は、かかる従来のジッタ抑圧回路を原理的に示
したもので、１は同期伝送網から受信した連続クロック
からオーバーヘッド信号（第１１図（ａ）に示した先頭
３バイト）に対する位置のクロックをマスクし且つ受信
したデータ中のバイト・スタッフ信号によりポジティブ
・スタッフ又はネガティブ゛・スタッフのいずれかのバ
イト・スタッフを行い、受信したデータ中の主信号情報
のみに対応するクロックを発生する書込クロック発生部
（バイト・スタッフ部）であり、同図（ト））、　（Ｃ
）に斜線で示した部分を除いた部分についてのクロック
を発生している。また、２は書込クロック発生部１から
のクロックにより同期伝送網のＳＰＥデータのみを格納
するバッファメモリ（エラスティックメモリ）、３０は
上記のバイト・スタッフ信号を受けてこのバイト・スタ
ッフのクロック（歯抜は又は挿入クロック）を所定のフ
レーム数に１回１ビツトずつ発生する（例えば１０〜５
００フレームに１回発生する）ように平滑化する（Ｉｉ
める）ためのビット・スタッフ信号を発生するバイト−
ビット変換部、４は連続クロックから該オーバーヘッド
バイト位置のクロックのみをマスクし且つ該ビット・ス
タッフ信号によりビット・スタッフを行ってバッファメ
モリ２の読出クロックを発生するビット・スタッフ部、
そして、５はビット・スタッフ部４の出力クロックを書
込クロックとしてバッファメモリ２から読み出されたデ
ータを書き込むと共に該オーバーヘッドバイト位置のク
ロック歯抜けの平滑化を行って非同期伝送網データを発
生する平滑化部である。尚、後述するように、書込クロ
ック部１とバッファメモリ２とハイトービソト変換部３
０とビット・スタッフ部４とでもオーバーヘッドバイト
以外のクロックについての平滑化部を構成している。

このような従来例の構成の具体例が第１４図（ａｌに示
されており、第１３回のバイト・スタッフ部１はフレー
ム同期回路２１と、フレーム・タイミング発生回路２２
と、ポインタ処理回路２３と、ＡＮＤゲート２４〜２６
と、ＯＲゲート２７と、ＡＮＤゲート２８とで構成され
ており、また、ビット・スタッフ部４は、ＡＮＤゲート
３１〜３３と、ＯＲゲート３４と、ＡＮＤゲート３５と
で構成されており、更に平滑化部５はジッタ・バソフデ
５１とアナログＰＬＬ回路５２とで構成されている。　
　　　　　　　　　　　　　　　　　′・まず、フレー
ム同期回路２・１は、同期伝送網のデータにおけるフレ
ーム同期信号の位置を連続クロックに基づいて検−出し
、フレーム・タイミング発生回路２２に伝えると、この
フレーム・′・タイミング発生回路２２で、は、まず第
１１図（ａ）に斜線で示したオーバーヘッドバイトＨ１
〜Ｈ３の３バイトをマスクしてこの位置にクロックを出
さないようにするための信号をＡＮＤゲート２６の一方
の入力端子に与え、バイトＨ１〜Ｈ２の内のバイト・ス
タッフに関係するハイ）Ｈｌ、Ｈ２の入力データ中の位
置を示す信号をポインタ処理回路２３に伝え、ネガティ
ブ・スタッフの対象としてクロックが挿入されるハイ）
Ｈ３の位置を示す信号をＡＮＤゲート２５の一方の入力
端子に与え、ポジティブ・スタッフの対象としてクロッ
クが歯抜けとなるバイトＨ３の位置の次のバイト位置を
示す信号をＡＮＤゲート２４に与える。また、ポインタ
処理回路２３では、バイト位１１ｆＨ１：、Ｈ２の信号
と同期伝送網データ及び連続クロックとを受けて該デー
タ中のバイト位置Ｈ１，Ｈ２におけるポインタ値の変化
（第１２図参照）に基づきポジティブ・スタッフ信号（
Ｐ）又は７ガテイブ・スタッフ信号（Ｎ）を発生して、
それぞれＡＮＤゲート２４又は２・５の他方の入力端子
に与えている。

これにより、ＡＮＤゲート２４からはボジティプ・スタ
ッフ位置のみが“１”になった信号が出力され、ＯＲゲ
ート２７を経てＡＮＤゲート２８に与えられる。また、
ＡＮＤゲート２５からはネガティブ・スタッフ位置のみ
が“′ｌ”となった信号が出力される。従って、ＡＮＤ
ゲート２５の出力が反転されてＡＮＤゲート２６に与え
られることにより、ネガティブ・スタッフ位置について
は、オーバーヘッドバイトＨ１〜Ｈ３の本来クロックを
歯抜けにする所であってもクロックを挿入するための信
号がＡＮＤゲート２６から出力され、ＯＲゲート２７を
通ってＡＮＤゲート２８に反転した形で送られる。

このようにして、ＡＮＤゲート２８からは、第１１図（
ａ）〜（Ｃ）に斜線で示す部分について歯抜は状態とな
ったクロックがバッファメモリ２に与えられ、データＳ
ＰＥに対応するクロックだけがバッファメモリ２に与え
られる結果、バッファメモリ２にはデータＳＰＥだけが
密に（隙間無く）詰め込まれることになる。

一方、平滑化部５とは別途平滑化を行うための演算部と
してのバイトービｙ）変換部３０はポインタ処理回路２
３からのバイト単位のポジティブ・スタッフ信号又はネ
ガティブ・スタッフ信号を受けて、１ビット抜き又は１
ビツト挿入のビ・７ト・スタッフ信号を発生し、１ビッ
ト抜きについてはＡＮＤゲート３１と３バイトＨ１〜Ｈ
３のクロック・マスク信号を受けるＡＮＤゲート３３の
出力信号を入力するＯＲゲート３４とこのＯＲゲート３
４の出力を反転したＡＮＤゲート３５とでバイト−ビッ
ト変換部３０で演算されたビット位置における第１４図
い）に示す各サブ・フレーム中の＃２５ビット目（これ
はフレーム・タイミング発生回路２２からの信号による
）に対するクロックの１ビツトきが指定され、また、１
ビット挿入についてはＡＮＤゲート３２とＡＮＤゲート
３３とＯＲゲート３４とＡＮＤゲート３５とで同図に示
す各サブ・フレーム中の＃２４ビット目（これもフレー
ム・タイミング発生回路２２からの信号による）に対す
るクロックの１ビツト出力が指定され、バッファメモリ
２の読出クロック及びジ、り・バッファ５】の書込クロ
ックとして与えられる。

尚、１ビット抜き／１ビット挿入いずれも指定がない時
は３バイトＨ１〜Ｈ３のクロック・マスク信号はそのま
ま出力されることとなる。尚、上記の１ビット抜き／挿
入のタイミングはバイト−ビット変換部３で所要のビッ
ト数を等間隔に分割したタイミングに最も近いサブ・フ
レームで発生されるので、そのときサブ・フレームにお
ける＃２４、＃２５ビット目（これらの位置は固定的な
ものではなく他の位置でもよい）にビット・スタッフさ
れることとなる。

このようにして、バイト・スタッフに従いバッファメモ
リ２に書き込まれた同期伝送網データは、ビット・スタ
ッフに変換され平滑化された形で読み出され、ポインタ
アクシタンに起因するジッタが十分に抑圧されてジッタ
・バッファ５１に書き込まれる。

そして、″このジッタ・バッファ５１では、上述したよ
うに、バッファメモリ２で平滑化されながったオーバー
ヘッドバイトＨｊ−Ｈ３についてアナログＰＬＬ回路５
２で更に平滑化させることができる。

〔発明が解決しようとする課題〕

このような従来のジッタ抑圧回路は、バイト−ビット変
換部３０として、ディジタル・フィルタとディジタル■
ＣＯとで構成されたディジタルＰＬＬ回路を用いていた
。

これは、アナログＰＬＬ回路を用いると部品の精度やコ
ストの点で不利であることに拠るものであるが、ディジ
タルＰＬＬ回路を用いると、フィードバンクループを形
成しているため、ループ特性が不安定となって却ってジ
ッタを発生してしまうことがあり、また、過渡応答の解
析が難しく設計上充分な性能が得られないという問題点
があった。

従って、本発明は、同期伝送網におけるクロックのジ・
ンタ抑圧回路において、ディジタルＰＬＬ回路を用いず
にビット・スタッフ信号を発生することができるバイト
−ビット変換部を実現することを目的とする。

［課題を解決するための手段及び作用］上記の課題を解
決するため、本発明に係るジ。

夕抑圧回路においては、第１３回に示したバイト−ビッ
ト変換部３０に対応するバイト−ビット変換部３を以下
のように種々実現するものである。

尚、ハイトービ、ト変換部３以外の構成は第１図及び第
１３図で示した場合と同しであるので省略する。

※ヱＯ１１”Ｌ （１）手段 この発明に係るジッタ抑圧回路のバイト−ビット変換部
３は、バイト・スタッフ信号に基づきスタッフ動作のビ
ット数を累積部３ａで累積し分配部３ｂで該累積値を均
等に分配することにより一定時間内の移動平均により平
滑化したビット・スタッフ信号を発生するように構成し
ている。

（２）作用 この発明では、バイト・スタッフが発生する度に累積部
３ａで累積し、これを分配部３ｂで等間隔にビット・ス
タッフ位置を指定することにより、一定時間内の移動平
均値によるビット・スタッフ信号を発生している。

従って、フィードバックループを形成しておらず、従っ
てループ特性の不安定性によるジッタの発生を抑えるこ
とが出来ると共に入カバターンから出カバターンが必然
的に決まるので、過渡応答等の解析が容易となり、所要
の特性が容易に得られる。

※ｊ！ししく男」」１と （１）手段 この発明に係るジッタ抑圧回路のハイトービ。

ト変換部３では、累積部３ａが、バイト・スタッフ信号
を該一定期間でシフトさせるｎ（ｎは正の整数）ビット
段のソフトレジスタ１１と、各レジスタ１１の出力を加
算して該一定期間中に均等に平滑化すべきバイト数×ｎ
の値を示す信号を出力する加算部１２とで構成され、該
分配部３ｂが、該加算部１２の出力信号により該一定期
間中の均等なビット位置を指定するビット・スタッフ信
号を発生するように構成することができる。

（２）作用 この発明では、１フレーム毎にシフトされるｎビット段
のシフトレジスタ１１にバイト・スタッフが発生する度
に°′１°“を入力し一定時間内に加算部１２で加算し
て得られた値がスタッフすべきバイト数×ｎを示してい
るので、これを分配部３ｂで該一定期間中で等間隔にビ
ット・スタッフ位置を指定することにより、一定時間内
の移動平均値によるビット・スタッフ信号をフィードバ
ックループを形成せずに発生している。

※土皇、３１ＪＩユ凹Ｌ （１）手段 この発明では、第２図の構成において、バイト−ビット
変換部３が、該バイト・スタッフ信号をカウントする所
定多値のアンプ・ダウンカウンタ１５を支社有し、この
アップ′−ダウンカウンタ１５の各出力には所定段数の
多値シフトレジスタが接続されているものである。

（２）作用 このように、バイト・スタッフ信号をアップ・ダウンカ
ウンタ１５に溜め込むことにより、連続的なバイト・ス
タッフ信号による頻繁なポインタ・アクションをその所
定多値の分だけ加算蓄積することができ、その分だけシ
フトレジスタ１６の段数を削減することができる。

※−（４υＬ工第」」旧− （１）手段 ■この発明では、第３図の構成においで、バイト−ビッ
ト変換部３が、加算部１２を用いずに、該カウンタ１５
とシフトレジスタ１６との間にセレクタ１７を有し且つ
該シフトレジスタ１６の後に別のアップ・ダウンカウン
タ１８を設けたものである。そして、該カウンタ１５の
出力時のみ該シフトレジスタ１６をシフトさせ、それ以
外は該シフトレジスタ１６の出力を入力として回転させ
該別のアンプ・ダウンカウンタ１８に蓄積するようにし
ている。　　　　□ ■また、更にこの発明では、第４図に示すように該別の
アンプ・ダウンカウンタ１８が、該ハフ７アメモリ２の
中心の不怒帯碩域（第５図（ａ）参照）を除くオフセソ
ＩＮ域にデータが存在するときには、所定のオフセット
値に初期化することができる。

（２）作用 ■これにより、カウンタ１５の出力時板外は該ソフトレ
ジスタ１Ｇの出力を入力として与えることによりシフト
レジスタ１６の内容が順次押し出されることとなり、ア
ンプ・ダウンカウンタ１８に順次蓄積されるので、アン
プ・ダウンカウンタ１８の値はシフトレジスタ１６の値
を加算したことと等価である。従って、第４図では加算
部が取り除かれた形となっている。

■また、該別のアンプ・ダウンカウンタ１８が、該バッ
ファメモリ２のオフセット領域時に所定のオフセット値
に初期化されることにより、バッファメモリ２のメモリ
位相が中心より＋側又は−例に偏った場合でも、次のバ
イト・スタッフに備えてメモリ位相を徐々に中央に戻す
ようにすることができる。

※　　　　　の　　の　、　　・　　　　　　　６　゛
（１）手段 この発明では、第６図に示すように、該バッファメモリ
２のデータがオフセット発生領域に存在したとき、該バ
イト・スタッフ信号中にビット・スタッフ信号を付加す
るビット・スタッフ付加部６と、該連続クロックと該オ
ーハーヘンドハイト位置信号と該ビット・スタッフ付加
部６の出力信号とによりバイト・スタッフを行う別のバ
イト・スタッフ部７と、該バッファメモリ２のデータが
アラーム領域に存在するときのみ、該ビット・スタッフ
部４から該別のバイト・スタッフ部７に切り替えて該バ
ッファメモリ２の該読出クロックにすると共に一定時間
経過後に元に戻す切替部８を更に設けたものである。

（２）作用 上記のバイト−ビット変換部３は、移動平均値を求める
ために一定の時間がかかるが、この間にポインタ・アク
ションが急変した場合には、第５図（ｂ）に示すように
バッファメモリ２の書込が読出よりも急激に増大または
減少する結果、同図（ａ）に示すメモリ領域の＋側又は
−側にオーバーフローすることがある。

このようなオーバーフローに対しては、■大容量のメモ
リを用意する、■そのままオーバーフローさせてエラー
を発生させる、■定常状態になるまでの間はジッタの劣
化を許容する、等の対策が挙げられるが、■は遅延時間
が大幅に増加する点で許容できず、また、■は回線の瞬
断を発生させるため許容出来ないということから、■が
最適と考えられる。

そこで、第６図に示したように、バッファメモＩＪ　２
のアラーム領域ｉ域に入ったときには、ビット・スタッ
フ部４からのビット・スタッフでなく書込クロック発生
部１と同し別の書込クロック発生部７からのバイト・ス
タ・ンフによるクロックを用いることにより書込クロッ
クと読出クロックとを同しにし、メモリ位相の進行を止
め、以てメモリ２のオーバーフローを防いでいる。

そして、第５図い）に示したように、一定時間が経過し
たときには、書込アドレスの進行と読出アドレスの進行
とが一致するので、この時点で切替部８がクロックを元
に戻すことにより通常のビット・スタッフ部４を動作さ
せることができる。

但し、このように書込クロックと読出クロックを直結し
ただけでは、クロックを元に戻したときに即座に再びオ
ーバーフローが発生してしまう危険性が高いので、この
直結モードの間では、メモＩＪ　２のデータが第５図（
ａ）に示す中心の不感帯領域以外に存在すれば、メモリ
２の位相を中心に戻すため、ビット・スタッフがビット
・スタッフ付加部６で付加されて書込クロック発生部７
に与えている。

尚、クロックの切り戻し時には第５図（ｂ）に示すよう
にビット・スタッフのレートが必ず一致しているため、
切り戻しによる周波数の急変は生しない。これは、フィ
ードバック構成ではできない。

また、バッファメモリ２の容量に制限が在り且つメモリ
・オーバーフローによるエラーを許さない場合には、上
記の直結モートは不可欠となる。

〔実　施　例〕

第７図は、第２図に原理的に示した本発明に係るジッタ
抑圧回路の一実施例を示したもので、図中、ポインタ処
理回路２３は第１４図に示したものに相当しており、そ
の出力のＰはポジティブ・スタッフ信号を示し、またＮ
はネガティブ・スタッフ信号を示しており、両者併せて
バイト・スタッフ信号を形成している。そして、この実
施例では、ポインタ処理回路２３からのバイト・スタッ
フ（ｇａｐ、Ｎが、２つ（２値）のフリップフロップ（
以下、単にＦＦと言う）をｎビ・７ト段設けたシフトレ
ジスタ１１に与えられ、各段の出力信号（２ビット）が
加算部１２で加算された後、レート・マルチプライヤ１
３１で加算部１２の出力を均等にパルス分配して分周回
路１３２でｎ分周している。

この場合のｎの値を以下に求める。

まず、ポインタ処理回路２３によるバイト・スタッフ信
号のポインタ・アクションは前述の如く規格で４マルチ
フレ一ム以上に１回発生するようになっており、これに
合わせてｎビットのシフトレジスタ１１が、入力した値
を１段分シフトするまでの時間がその４マルチフレ一ム
分（１２５μｓ×４＝０．５ｍ５）に対応していればよ
いことになる。

そして、ポインタ・アクションが例えば３連続した場合
を想定すると、ジッタ測定器の特性から決まる０、３８
５ｐｐｍ相当のビット・スタッフ（５０ｍｓに１ビット
・スタッフ）だけで平滑化処理する場合には、５０ｍ５
Ｘ　３　Ｘ　８ビツト＝１２００＋ｓの間、入力したバ
イト・スタッフ信号をシフトレジスタ１１で保持させる
必要があり、４マルチフレーム毎にシフト用クロックが
与えられるシフトレジスタとしては、ｎ＝１２０軸Ｓ÷
０．５＋ｍ５＝２４００段必要となる。これは、２４０
０　ｘ　４＝９６００フレ一ム分に相当する。

一方、実際のポインタ・アクションは、５１．８４ＭＨ
ｚの５ＯＮＥＴクロツクの周波数偏差±４０ρ卯を考慮
すれば十分であり、最大でも、 ５１．８４　ｘ１（１６ｘ４０ｘ−’÷８＝２５９．２
回／秒しか発生しないこととなり、これは、１マルチフ
レーム当たり０．０３２４回で、ポインタアクンヨンは
平均して３０．９マルチフレームに１回しか起こらない
事になる。

従って、この前提に立てば、この３０フレ一ム分を一旦
蓄積してシフトレジスタ１１に渡せば、シフトレジスタ
１１の動作は４フレーム（０，５ｍ５）周期ではなく、
３０フレーム（３，７５ｍ５）周期で十分となり、上記
の１２００ｍ５の持続時間を１２００÷３．７５＝３２
０段で実現できることになる。

第８図は、第３図に原理的に示した本発明のジッタ抑圧
回路に用いるバイト−ビット変換部３の一実施例を示し
たもので、この実施例では、シフトレジスタ１１の段数
を更に削減するため、上述の如くアップダウン・カウン
タ１５を設けているが、このアップダウン・カウンタ１
５は３回のポインタ・アクションが連続することを想定
して±１つづつシフトレジスタ１６に渡すより、±３ま
で溜めて、即ち３０ｘ３＝９０マルチフレーム分溜めて
からシフトレジスタ１６に渡すことによりシフトレジス
タ１６の段数を上述した段数３２０の３分の１で実現し
ており、この実施例では１２０段に設定している。

このため、シフトレジスタ１６の各段はアンプダウン・
カウンタ１５の３ビツト出力（１本は極性で他の２本が
カウント値を示す）を入力するように３つのＦＦで構成
されており、且つ各ＦＦの出力が加算部１２に与えられ
るようになっている。

従って、ポインタ処理回路２３とアンプ・ダウンカウン
タ１５に８　ＫＨｚのクロック（１マルチフレームに１
回のクロック）を与え、加算部１２には８　ＫＨｚのク
ロックを分周回路４１で９０分周した９０マルチフレー
ムに１回のクロックを与えてシフトレジスタ１６の各Ｆ
Ｆの出力を９０フレームに１回入力するようにしており
、またその加算回路１２については、１２０シフトレジ
スタの内容すべての加算を行って次の９０マルチフレー
ムの間にスタッフすべきバイト数Ｘｎ（＝１２０）の加
算値を分配部３ｂに与えている。

この分配部３ｂは、８／１２０分周回路であって且つ９
０マルチフレームの間に等間隔にビット・スタッフ要求
信号を発生する回路であり、１サブ・フレームの周波数
である７２ＫＨｚのクロックを受けて加算部１２からの
バイト・スタッフ数×１２０　（＋３６０〜−３６０）
の値の入力に対して８／１２０倍した回数のビット・ス
タッフ要求信号を等間隔に出力する。

第９図は、第４図に原理的に示した本発明に係るジッタ
抑圧回路に用いるバイト−ビット変換部３の一実施例を
示したもので、この実施例では、第８図の実施例と同様
に±３のアップダウン・カウンタ１５とこれに対応した
シフトレジスタ１６との間にやはり３ビツト切替形のセ
レクタ１７を設けており、このセレクタ１７の切替制御
信号として分周回路４１からの９０フレームに１回出力
されるクロックを用いてシフトと回転とを９０マルチフ
レーム毎に切替え選択し、シフトは９０マルチフレーム
に１段だけ行い、このシフトとシフトの間では、シフト
レジスタ１６の出力を入力に接続して１回転させている
。

また、シフトレジスタ１６には、分周回路４３からの９
０マルチフレーム中の期間に１２０回発生させられるク
ロックを与え、セレクタ１７が回転側を選択している間
に１２０段の各ＦＦの出力を回転させてアンプダウン・
カウンタ１８に蓄積し、以て上述した加算部１２の役目
を果たしている。

従って、アップダウン・カウンタ１８は極性出力と＋３
６０〜〜・３６０までの値を示す９ビツトの計１０ビッ
ト出力を発生する。尚、このアップダウン・カウンタ１
８の初期値はバッファメモリ２のデータがオフセット領
域（第５図（ａ）参照）に在るときに初期値設定部２０
により例えば±１の値に設定してメモリ位相を９０フレ
ームに１／１５ビツトの割合で徐々に中央に戻すように
している。

このアップダウン・カウンタ１８の出力値Ｍ（９０マル
チフレーム中にバイト・スタッフすべき数ｘ１２０）は
ランチ回路１９で一旦ランチされた後、分配回路１３を
構成するレート・マルチプライヤ−１３１に送られ、ま
ずパルス変換回路４４では、９０マルチフレームの間に
最大３６０個中のＭ（０〜３６０）個のパルス群を８１
０回出す。

このｒ８１０Ｊなる数値は単なる値であり、次の分周回
路４５．４６でそれぞれポジティブ・スタッフの場合と
ネガティブ・スタッフの場合に従って８１０分周するこ
とによりＭ個のパルスを等間隔に出力している。

そして、分周回路４７’、　’４　Ｂにおいて、それぞ
れ等間隔のＭ個のパルスを１５分周する。これは、最大
Ｍ＝３６０のとき２４ビツトのクロックを歯抜は状態に
するので、２４／３６０＝’ｌ／１５に比例配分するも
のである。

この後、クロック・インヒビント回路４９で、分周回路
４７からのポジティブ・ビット・スタッフ信号又は分周
回路４８からのネガティブ・ビ・７ト・スタッフ信号に
対応してその時のサブ・フレームについてのビット・ス
タッフ信号を出力する。

従って、Ｍの値が１の場合、９０ｘ１５＝１３５０マル
チ・フレームに１ビツトの割合でビット・スタッフが付
加されることとなる。

“　　　〔発明の効果〕 以上のように本発明に係るジ・ンタ抑圧回路によレバ、
バイト−ビット変換部を、バイト・スタッフ信号に基づ
き一定時間内の移動平均値を累積部と分配部を用いて求
めて等間隔に平滑化されたビット・スタッフ信号を発生
するように構成したので、フィードバックループにあり
がちな不安定現象がないのでジッタ抑圧特性に悪影響を
及ぼすことが無い。また、入カバターンから出カバター
ンが必然的に決まるので、過渡応答のシミュレーション
が容易となり所要の特性が容易に得られるという利点が
ある。

【図面の簡単な説明】

第１図は、本発明に係るジッタ抑圧回路を概念的に示し
た図、 第２図は、本発明に係るジッタ抑圧回路に用いるハイト
ービソト変換部の構成を原理的に示したブロック図、 第３図は、本発明に係るジッタ抑圧回路に用いるバイト
−ピット変換部の他の構成を原理的に示したブロック図
、 第４図は、本発明に係るジッタ抑圧回路に用いるバイト
−ピット変換部の更に別の構成を原理的に示したブロッ
ク図、 第５図は、本発明に係るジッタ抑圧回路においてバッフ
ァメモリの種々の現象を説明するための図、 第６図は、本発明に係るジッタ抑圧回路の他の構成を概
念的に示した回、 第７図は、第２図のバイト−ピット変換部の一実施例を
示したブロック図、 第８図は、第３図のバイト−ピット変換部の一実施例を
示したブロック図、 第９図は、第４図のバイト−ピット変換部の一実施例を
示したブロック図、 第１０図は、同期伝送網を説明するための回、第１１図
は、５ＯＮＥＴシステムにおいて一般的なバイト・スタ
ッフを説明するための図、第１２図は、５ＯＮＥＴシス
テムにおいて一般的なポインタ・アクションを説明する
ための図、第１３図は、従来例に係るジッタ抑圧回路を
概念的に示した図、 第１４図は、本発明及び従来例のジッタ抑圧回路におけ
るバイト−ピット変換部を除く具体的な構成を示す図、
である。 図において、 １．７・・・書込クロック発生部、 ２・・・バッファメモリ、 ３・・・バイト−ピット変換部、 ３ａ・・・累積部、 ３ｂ・・・分配部、 ４・・・ビット・スタッフ部、 ５・・・平滑化部、 ６・・・ビット・スタッフ付加部、 ８・・・切替部、 １１．１６・・・シフトレジスタ、 １２・・・加算部、 １５．１８・・・アップ・ダウンカウンタ、１７・・・
セレクタ。 図中、同一符号は同−又は相当部分を示す。

Claims (6)

【特許請求の範囲】
1. （１）同期伝送網におけるクロックのジッタ抑圧回路に
   おいて、 受信した信号のデータ及びクロックからオーバーヘッド
   信号に対応する位置のクロックをマスクし且つ受信した
   データ中のバイト・スタッフ信号によりポジティブ・ス
   タッフ又はネガティブ・スタッフのいずれかのバイト・
   スタッフを行い、受信したデータ中の主信号のみに対応
   するクロックを発生する書込クロック発生部（１）と、
   該書込クロック発生部（１）から出力されるクロックに
   より主信号のデータを格納するバッファメモリ（２）と
   、該バイト・スタッフ信号に基づきスタッフ動作のビッ
   ト数を累積部（３ａ）で累積し分配部（３ｂ）で該累積
   値を均等に分配することにより一定時間内の移動平均に
   より平滑化したビット・スタッフ信号を発生するバイト
   −ビット変換部（３）と、該受信クロックから該オーバ
   ーヘッドバイト位置のクロックのみをマスクし且つ該ビ
   ット・スタッフ信号によりビット・スタッフを行って該
   バッファメモリ（２）の読出クロックを発生するビット
   ・スタッフ部（４）と、該ビット・スタッフ部（４）の
   出力信号を書込クロックとして該バッファメモリ（２）
   から読み出されたデータを書き込むと共に該オーバーヘ
   ッドバイト位置のクロック歯抜けの平滑化を行って該非
   同期伝送網データを発生する平滑化部（５）とを備えた
   ことを特徴とするジッタ抑圧回路。
2. （２）該バイト−ビット変換部（３）の累積部（３ａ）
   が、該バイト・スタッフ信号を該一定期間でシフトさせ
   るｎ（ｎは正の整数）ビット段のシフトレジスタ（１１
   ）と、各レジスタ（１１）の出力を加算して該一定期間
   中に均等に平滑化すべきバイト数×ｎの値を示す信号を
   出力する加算部（１２）とで構成され、該分配部（３ｂ
   ）が、該加算部（１２）の出力信号により該一定期間中
   の均等なビット位置を指定するビット・スタッフ信号を
   発生することを特徴とした請求項１に記載のジッタ抑圧
   回路。
3. （３）該バイト−ビット変換部（３）が、該バイト・ス
   タッフ信号をカウントする所定多値のアップ・ダウンカ
   ウンタ（１５）を更に有し、該シフトレジスタ（１１）
   の代わりに該カウンタ（１５）の各出力に接続された所
   定段数の多値シフトレジスタ（１６）を用いることを特
   徴とした請求項２に記載のジッタ抑圧回路。
4. （４）該バイト−ビット変換部（３）が、該カウンタ（
   １５）とシフトレジスタ（１６）との間にセレクタ（１
   ７）を有し且つ該シフトレジスタ（１６）の後に別のア
   ップ・ダウンカウンタ（１８）を設けることにより該加
   算部を不要とし、該カウンタ（１５）の出力時のみ該シ
   フトレジスタ（１６）をシフトさせ、それ以外は該シフ
   トレジスタ（１６）の出力を入力として回転させ該別の
   アップ・ダウンカウンタ（１８）に蓄積することを特徴
   とした請求項３に記載のジッタ抑圧回路。
5. （５）該バッファメモリ（２）の中心の不感帯領域を除
   くオフセツト領域にデータが存在するときには、該別の
   アップ・ダウンカウンタ（１８）が、所定のオフセット
   値に初期化されることを特徴とした請求項４に記載のジ
   ッタ抑圧回路。
6. （６）該バッファメモリ（２）のデータがオフセット領
   域に存在したとき、該バイト・スタッフ信号中にビット
   ・スタッフ信号を付加するビット・スタッフ付加部（６
   ）と、該連続クロックと該オーバーヘッドバイト位置信
   号と該ビット・スタッフ付加部（６）の出力信号とによ
   りバイト・スタッフを行う別のバイト・スタッフ部（７
   ）と、該バッファメモリ（２）のデータがアラーム領域
   に存在するときのみ、該ビット・スタッフ部（４）から
   該別のバイト・スタッフ部（７）に切り替えて該バッフ
   ァメモリ（２）の該読出クロックにすると共に一定時間
   経過後に元に戻す切替部（８）を更に設けたことを特徴
   とする請求項１乃至５のいずれかに記載のジッタ抑圧回
   路。