JPH04288742A - ２つの信号のビットレートを整合する装置のためのスタッフィング判定回路 - Google Patents

２つの信号のビットレートを整合する装置のためのスタッフィング判定回路

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JPH04288742A
JPH04288742A JP3221356A JP22135691A JPH04288742A JP H04288742 A JPH04288742 A JP H04288742A JP 3221356 A JP3221356 A JP 3221356A JP 22135691 A JP22135691 A JP 22135691A JP H04288742 A JPH04288742 A JP H04288742A
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JP
Japan
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counter
stuffing
average value
determination circuit
bits
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Application number
JP3221356A
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English (en)
Inventor
Ralph Urbansky
ラルフ　ウルバンスキー
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Filing date
Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、２つの信号のビットレ
ートを整合する装置のためのスタッフィング判定回路に
関する。この場合、上記ビットレートを整合する装置は
、第１の信号のデータをそれぞれｎビットのグループで
パラレルに書き込み可能なエラスティックメモリを有し
ており、該エラスティックメモリには選択マトリクスが
後置接続されており、さらに前記ビットレートを整合す
る装置は、書き込み過程を制御するために書き込みカウ
ンタを有しており、かつ読み出し過程を制御するために
読み出しカウンタを有しており、前記スタッフィング判
定回路は、前記カウンタの計数状態の差を形成するため
に減算器を有しており、該減算器、調整器、および読み
出しカウンタが制御調整回路を形成している。
【０００２】
【従来の技術】上述の構成を有するスタッフィング判定
回路は、ドイツ連邦共和国特許第３９２２８９７号公報
により公知である。この種の回路装置は通信伝送技術に
おいて、例えばプレシオクロナス信号をまとめるプレシ
オクロナスマルチプレクサにおいて必要とされる。２つ
の２進数の信号は、それらのビットレートが公称的には
等しいが実際にはこれら２つの信号のビットレートが所
定の許容範囲内で公称値から偏差し得るときに、これら
２つの信号をプレシオクロナスであると称する。。プレ
シオクロナスマルチプレクサによりプレシオクロナス信
号がまとめられるまえに、それらの信号すべてを、（い
わゆるポジティブスタッフ技術の場合には）個々のプレ
シオクロナス信号が有するビットレートよりも高い、等
しいビットレートにする必要がある。このようなビット
レートの差はとりわけ、高い方のビットレートを有する
信号中に時々いわゆるスタッフビットを取り込むことに
より補償調整される。デマルチプレクス処理後、この種
のスタッフビットを再び除去できるようにするために、
高い方のビットレートを有する信号をフレーム化する必
要がある。例えばここで想定しているフレームは、いわ
ゆる同期トランスポートモジュールＳＴＭ−Ｎ（これに
ついてはＣＣＩＴＴ勧告原案Ｇ７０７、Ｇ７０８、Ｇ７
０９参照）である。この種のフレームはラインごとに構
成されており、さらに各ラインはバイトごとに構成され
ている。このフレーム内では、いわゆる固定スタッフビ
ットのためのスタッフ個所のほかに、可変スタッフビッ
トのためのスタッフ個所も設けられている。固定スタッ
フビットのためのスタッフ個所は常にスタッフビットで
ふさがれなければならないのに対し、可変スタッフビッ
トのための個所は−スタッフィング判定回路の判定にし
たがって−情報ビットあるいはスタッフビットでふさが
れる。
【０００３】公知の回路では、シリアル／パラレル変換
器により入力信号が８つ（ｎ＝８）のパラレルビットに
−つまりバイトに−変換され、バイトごとにエラスティ
ックメモリ内に書き込まれる。形式上簡略化するために
、これ以降の説明ではｎ＝８の場合だけに限定する。 何故ならば当業者であれば、種々の構成をｎ＝８の場合
に難なく転用できるからである。書き込み過程も読み出
し過程も、バイトクロックによりクロック制御されるカ
ウンタ（書き込みカウンタないし読み出しカウンタと称
する）によって制御される。シリアル／パラレル変換器
は、装置全体のうちできるかぎり多くの部分を、所要電
力の少ないＣＭＯＳ技術で実施可能にするという目的を
有する。
【０００４】８つのパラレルビットのパラレルビット流
において所定の個所にビットをスタッフィングするとい
う問題は、公知の回路装置では制御可能な選択マトリク
スによって解決している。選択マトリクスの詳細な記載
は、例えばドイツ連邦共和国特許第３９２０３９１号公
報に示されている。公知の回路において生じる別の問題
は、可変スタッフビットが高い方のビットレートを有す
る信号中にできるかぎり均等に配分されるように可変ビ
ットを配置することである。つまりビットの不均等な配
分によって、デマルチプレクス処理の際に低い周波数の
ジッタが生じる。このジッタは簡単な装置ではもはや除
去することができない。書き込みカウンタと読み出しカ
ウンタの位相時間差（この位相時間差とは、読み出しカ
ウンタが書き込みカウンタの計数状態からその実際の計
数状態へ移行するのに要するであろう時間のことを意味
する）をバイト周期だけでしか正確に送出しないかぎり
、スタッフビットの均等な配分は困難であって、スタッ
フビットの均等な分配は、この位相時間差をビットクロ
ック周期の正確さでもって把握検出する必要がある。 この場合、時間尺度として、高い方のビットレートを有
する信号のバイトクロック周期ないしビットクロック周
期が用いられる。これに関連してバイト単位での正確な
位相差、あるいはビット単位での正確な位相差について
も手短かに説明する。
【０００５】個々のビットを均等にスタッフィングする
問題は、この公知の装置ではＩ特性を有する調整器によ
って解決している。この調整器は制御調整回路内に設け
られており減算器と読み出しカウンタとを有する。この
装置の場合、制御調整回路の低域通過フィルタ特性によ
って、バイト的に正確な位相差の時間的な補間が行なわ
れる。この場合、大きな時定数を要する補間の品質と、
制御調整回路の有利な過渡応答特性ないしダイナミック
特性との間で妥協点を見出さなければならない。
【０００６】
【発明の解決すべき課題】したがって本発明の課題は、
所属の制御調整回路にいっそう良好な過渡応答特性を与
え、かつビット単位で正確な位相差の情報を得ることの
できる、冒頭で述べた装置のための調整器を提供するこ
とにある。
【０００７】
【課題を解決するための手段】この課題は、前記調整器
は、 ａ）所定の時間間隔にわたって算出される、減算器の出
力信号の平均値を求めるために平均値形成器を有してお
り、 ｂ）計数状態に基づいて選択マトリクスを制御しスタッ
フィングされたビットをモジュロｎで計数しさらにビッ
トがｎ個スタッフィングされるごとに１クロックだけ読
み出しカウンタを停止させるために、トラック数カウン
タを有しており、 ｃ）平均値または該平均値に比例する量と前記トラック
数カウンタの計数状態の相互間の比較平衡カウントをし
、この比較平衡カウントの結果をスタッフ情報として、
ならびにトラック数カウンタをシフトするための準備処
理信号として用いるようにしたことによって解決される
。
【０００８】
【発明の利点】減算器の出力信号は、カウンタの計数状
態の差のその目標値からの偏差ないし位相差のその目標
値からの偏差がバイト単位で正確に（この場合にもｎ＝
８だけが考慮されている）情報としてい形成されるよう
にスケーリングされている（減算器の詳細な説明につい
てはドイツ連邦共和国特許第３９４２８８３号公報を参
照のこと）。例えばすべての計数状態の差の算術平均を
形成する際、小数点以下の桁−つまりバイトの端数−は
ビットの個数で表わされ、所定の時間間隔中、このビッ
トの個数だけ、位相差が目標値から平均して隔たってい
る。
【０００９】しかしながら、選択マトリクスによって個
別にスタッフィングされトラック数カウンタにおいて８
を法として計数されたビットが、そのビットの個数が８
の整数倍になったときにだけ読み出しカウンタの動作時
に留意されるようにされているかぎりは、この平均値は
位相差の公称平均値である。したがって読み出しカウン
タは１バイトクロックの間停止される。これとは別の場
合、ビットの個数は単純に計算により考慮され、その際
このビット数と公称値とが演算される。
【００１０】この演算は、本発明による構成によればプ
ログラミング可能な固定値メモリによって行なわれ、こ
の固定値メモリにはアドレスとしてトラック数カウンタ
の計数状態が導かれる。この固定値メモリの記憶場所に
は表が記憶されており、この表を用いることによって、
これまでスタッフィングされたビットの平均値がバイト
単位で生じる。このようにして、スタッフィングされた
ビットの平均値と平均値形成器から送出された平均化さ
れた（公称の）位相差とを比較器によって比較すること
ができるようになる。次の処理段階において別のビット
をスタッフィングするか否かは、この比較器の出力に依
存する。
【００１１】上記の演算を行なうためのさらに別の装置
では、減算器の出力信号の小数点以下の桁であるような
トラック数カウンタの計数状態が用いられる。この目的
で平均値形成器は、最大でトラック数カウンタがその計
数状態を送出する出力側の数と同じ数だけ拡張する必要
がある。この出力側が平均値形成器の小数点以下の桁の
ための入力側と接続と接続されるということは、これま
でにスタッフィングされたビットの個数が−バイト単位
に換算されて−公称位相差に加算されることを意味する
。したがって小数点以上の桁および小数点以下の桁によ
りこれまでのように平均値が形成され、この平均値の大
きさは、次に行ない得る処理段階においてビットをスタ
ッフィングするか否かに関して決定的な役割を果たす。
【００１２】すでにスタッフィングされたビットの個数
を小数点以下の桁として加算するには、書き込みカウン
タの計数状態から読み出しカウンタの計数状態を減算す
ることが必要とされる。この場合、読み出しカウンタの
計数状態が急速に増分されて（公称の）位相差が負にな
る。しかしスタッフィングされたビットは短くされて位
相差に作用するので、スタッフィングされたビットは正
の値として加算する必要がある。
【００１３】次に、図面に基づき本発明を詳細に説明す
る。
【００１４】
【実施例】図１において、端子１には１３９．２６４Ｍ
ｂｉｔ／ｓの公称ビットレートを有する第１の２進信号
が加わり、さらに出力端子８には、１５５．５２Ｍｂｉ
ｔ／ｓの公称ビットレートを有するフレーム化された第
２の２進信号が生じる。この第２の２進信号は、第１の
信号のすべてのビットのほかにスタッフビット、スタッ
フ情報ビットならびにその他の補助情報を含む。このフ
レームはいわゆる同期トランスポートモジュールＳＴＭ
−１である（これについては前述の引用文献を参照のこ
と）。１３９．２６４Ｍｂｉｔ／ｓの信号が１つのフレ
ーム列内に格納する構造が、ＣＣＩＴＴ勧告Ｇ７０９の
図５．３／Ｇ．７０９に示されている。
【００１５】端子１０には第１の信号のビットクロック
パルスが加わる。このクロックパルスは、第１の分周器
１１により１：８の比で分周される（ｎ＝８）。分周さ
れたクロックパルス−これ以降書き込みパルスと称する
−は１７．４０８ＭＨｚのパルス列周波数を有する。つ
まりこの実施例の場合、一般的な基準の整数の変数ｎは
値８である。
【００１６】書き込みクロックパルスともとのビットク
ロックパルスはシリアル／パラレル変換器２へ供給され
、このシリアル／パラレル変換器２は第１の信号の８つ
のシリアルビットを８つのパラレルビットへ変換する。 このパラレルビットは線路３１〜３８を介して、バッフ
ァメモリ４（エラスティックメモリ）の８つの書き込み
入力側へ導かれる。線路３１〜３８の各々には、１７．
４０８ＭＨｚの繰り返し周波数を有するビットが加わる
ので、すべての構成素子−出力側のパラレル／シリアル
変換器７および出力側の分周器１４まで−は損失の少な
いＣＭＯＳ技術により構成されている。
【００１７】書き込みクロックパルスにより、第１のア
ドレスカウンタ１２−これ以降書き込みカウンタと称す
る−はシフトされる。このカウンタは、８ビット幅のバ
ッファメモリ４に対して周期的に書き込みアドレスを発
生する。書き込みカウンタ１２により形成された書き込
みアドレスにしたがって、第１の信号がバイトごとにバ
ッファメモリ４内に記憶される。端子１５に加わる第２
の２進信号のビットクロックパルスは第２の分周器１４
へ導かれ、この分周器はこのビットクロックパルスを同
様に１：８の比で分周する。１９．４４Ｍｂｉｔ／ｓの
パルス列を有するこの分周されたクロックパルス−これ
以降読み出しクロックパルスと称する−と端子１５に加
わるビットクロックパルスはパラレル／シリアル変換器
７がクロック制御され、このパラレル／シリアル変換器
は、パラレルに処理された第１の信号を１５５．５２Ｍ
ｂｉｔ／ｓのビットレートを有するシリアルの第２の信
号へ変換し、出力端子８へ転送する。読み出しクロック
パルスは、カウンタおよびそれに接続されたデコーダか
ら成るタイミング制御部２６へ供給される。上記のデコ
ーダはカウンタの計数状態を復号化し所定の計数状態の
ときにパルスを送出する。このパルスは、ＳＴＭ−１フ
レーム内の所定のバイトを即ち１つのライン内の所定の
バイトをマーキングするために用いられる。この種のタ
イミング制御部は当業者にとって公知である（例えばド
イツ連邦共和国特許第３９４２８８３号公報またはドイ
ツ連邦共和国特許第３９４２８８５号公報参照）。した
がってここではタイミング制御部２６の詳細な説明は省
略する。
【００１８】タイミング制御部２６のパルスは、線路２
６ａを介して読み出しカウンタ１３へ導かれ、さらに線
路２６ｂを介して選択マトリクス５と調整器２５へ導か
れる。これらのパルスは、前述の構成素子の準備処理入
力側へ導かれ、これによりそれらの動作時間の正確なタ
イミングが得られる。読み出しカウンタのためのカウン
タクロックパルスは、例えばタイミング制御部２６のパ
ルスによって無効になるように切り換えられる。つまり
このカウンタは停止される。これによりバッファメモリ
から１つのバイトが２度読み出され、図示されていない
マルチプレクサによって後でフレーム情報とともに上書
きされる。選択マトリクス５により実施されるべきトラ
ックの交換は、タイミング制御部２６が線路２６ｂを介
してそのために必要なパルスを送出したときにしか行な
えない。これと同じようにして調整器２５の構成素子の
動作も制御されるが、このことは以下でさらに明らかに
される。
【００１９】読み出しクロックパルスはアドレスカウン
タ１３により読み出しアドレスを周期的に形成するため
に用いられる。わかりやすくする目的で、読み出しクロ
ックパルスによる−つまり分周器１４の出力信号による
−読み出しカウンタ１３のクロック制御だけが示されて
いる。同様のことは、同じく読み出しクロックパルスに
よりクロック制御される以下で言及する別の構成素子に
ついてもあてはまる。
【００２０】書き込みアドレスと読み出しアドレスとの
比較は減算器９において行なわれ、この減算器は書き込
みカウンタの計数状態から読み出しカウンタの計数状態
を減算する。カウンタ１２と１３とはそれぞれ異なるク
ロック周波数で動作するので、減算器９は同期回路を有
しており、この同期回路によりカウンタ１２の計数状態
が読み出しクロックパルスと関連づけられる。この同期
回路は符号変換器を有しており、この符号変換器はまず
カウンタ１２の計数状態を１ステップ中間コード（グレ
ーコード）へ変換し、読み出しクロックパルスによるサ
ンプリングの後、減算に適したコード（例えばデュアル
コード）へ再び逆変換される。このコード変換により、
バッファが半分満たされた状態において、つまりカウン
タ１２と１３のアドレスの差が最大のときに、差として
値ゼロになる。このようにバッファが半分満たされた状
態は制御調整の目標値をなすが、これについては詳細に
述べなければならない。減算器のより詳細な説明は、す
でに引用したドイツ連邦共和国特許第３９４２８８３号
公報に示されている。
【００２１】目標値の保持は、調整器２５、読み出しカ
ウンタ１３、および減算器９から成る調整回路により行
なわれる。読み出しクロックパルスは書き込みクロック
パルスよりも速いクロックパルスであるので、読み出し
カウンタ１３は−タイミング制御部２６により制御され
て−ときおり停止され、これにより読み出しカウンタ１
３の計数状態が書き込みカウンタ１２の計数状態とほぼ
一致するようになる。書き込みカウンタの計数状態と読
み出しカウンタの計数状態との間の差が比較的長い時間
にわたって負であれば、第２の信号の所定の個所にいわ
ゆる可変スタッフビットが挿入され、しかもこれは既に
示したように選択マトリクス５を用いることにより行な
われる。
【００２２】３心の線路２２を介して送出される１つの
パルス（トラック数カウンタ２０の計数状態）によって
（可変）スタッフビットの挿入が要求され、線路２６ｂ
上の別のパルスにより選択マトリクス５が、８本のパラ
レルな線路のうち所定の１本の線路上の１つのビットが
繰り返されて、スタッフビットとして共に伝送されるよ
うな状態へ移行される（選択マトリクスに対する詳細は
既に引用したドイツ連邦共和国特許第３９２０３９１号
を参照のこと）。
【００２３】調整器２５自体−この調整器は狭い意味で
いえばスタッフィング判定回路と見なすこともできる−
は、平均値形成器−ここでは累算器１７として構成され
ている−と、スタッフィングされたビットをモジュロ８
で計数するトラック数カウンタ２０と、さらにトラック
数カウンタ２０の計数状態と累算器１７の出力信号との
相互間の比較平衡カウントを行なう演算する手段１８と
、その演算結果を記憶するレジスタ１９とによって構成
されている。この結果の後続処理は、一方ではスタッフ
情報として線路２３を介してここでは図示されていない
マルチプレクサへ信号を送出することであって、このマ
ルチプレクサはスタッフ情報に依存してスタッフ情報ビ
ットをセットし、他方ではトラック数カウンタ２０をシ
フトすることである。
【００２４】図２には調整器２５の第１の実施形態が示
されている。調整器２５の図示された実施形態を図１に
よる回路装置へ組み入れることは、調整器２５へ到来す
る線路および調整器２５から送出される線路が図１の線
路と同じ参照番号を有していることから、何の困難もな
く実施可能である。図１にしたがって機能ユニットを形
成する構成素子は、図２においても図１と同じ参照番号
を有する。
【００２５】累算器１７においては、加算器とそれに後
置接続された、クロック制御されるレジスタとを有する
標準構成がとられている。この加算器は第１と第２の入
力側を有する。第１の入力側には線路１６を介してデー
タが導かれ、他方、クロック制御されるレジスタの出力
側は加算器の第２の入力側と帰還結合されている。累算
器は読み出しクロックパルスによりクロック制御される
。線路２６ｂを介してラインパルスが生じると累算器の
内容は、内部の帰還結合が開放され第２の入力側にゼロ
が加えられることにより消去される。
【００２６】この実施例の場合、平均値形成器１７ない
し累算器１７は、算術平均に比例する大きさ、つまり減
算器９の出力値の和を算出する。この和は２７０個の被
加数から成る。何故ならば１つのＳＴＭ−１フレームの
場合、２７０バイト周期の長さのフレームラインごと１
回、それに対して設けられたスタッフ個所を（可変）ス
タッフビットであるいはデータビットでふさぐ必要があ
るか否かを判定するからである。算術平均を得るために
は、前述の和をさらに２７０で除算しなければならない
。しかしこの除算はこの個所では行なわれず、この和と
既にスタッフィングされたビットとの相互間の比較平衡
カウントを行なう際に、係数２７０で乗算することによ
り考慮される。このことを以下で詳細に説明する。
【００２７】演算を行なう手段１８は比較器１８ａから
成り、この比較器には累算器１７の出力信号が導かれ、
この出力信号とＲＯＭ１８ｂの出力データとが比較され
る。ＲＯＭ１８ｂには３心の線路２２を介して、トラッ
ク数カウンタ２０の計数状態がアドレスとして導かれる
。ＲＯＭ内に記憶されている表によって、それまでに個
別にスタッフィングされたビット（つまりトラック数カ
ウンタ２０の計数状態）が部分的にスタッフィングされ
たバイトの端数に換算され、このことによりこれまで個
々にスタッフィングされたビットは比較器１８ａへ互い
に比較可能な大きさで導かれる。ＳＴＭ−１フレームの
ラインの最後においてこの比較結果がレジスタ１９へ転
送される。このレジスタ１９は読み出しクロックパルス
でクロック制御されるが、このクロックパルスは線路２
６ｂ上にパルスが存在しているときだけ有効になる。 比較器１８ａの入力信号の和がゼロよりも小さいときに
は、比較結果として２進数の１が用いられ、上記の和が
ゼロよりも大きいかあるいはゼロと等しいときには、比
較結果として２進数のゼロが用いられる。レジスタ１９
内に２進数の１が記憶されている場合には、次の処理過
程で（図示されていないマルチプレクサによって）可変
スタッフビットが挿入される。レジスタ１９内に２進数
のゼロがある場合にはスタッフィングされない。レジス
タ１９内に記憶された２進値は、トラック数カウンタ２
０の準備処理入力側へも導かれる。スタッフィングすべ
き場合には、線路２６ｂを介して第２の準備処理入力側
にもラインパルスが加わるとただちに、第１の準備処理
入力側の信号によってトラック数カウンタ２０が２単位
だけ増分される。スタッフィングすべきでない場合には
、第２の準備処理入力側にパルスが存在していても１単
位だけしか増分されない。このようなシフトは、固定ス
タッフビットおよび可変スタッフビットを第２の２進信
号へ挿入することに、あるいは固定スタッフビットだけ
を挿入することに相応する。
【００２８】カウンタ２０は２つのユニット、即ちカウ
ンタユニット２０ａおよび伝送論理装置２０ｂから構成
されている。カウンタが計数状態７を越えたときには、
この伝送ロジック２０ｂは、読み出しカウンタ１３を１
クロックの間停止させるパルスを線路２１を介して送出
する。これと同時に、図示されていない線路を介して選
択マトリクスが、第２の２進信号において同じバイトの
繰り返しにより１バイト長の情報欠落個所が発生するの
を回避する状態へ移行させられる。
【００２９】図３には調整器２５の別の変形実施例が示
されている。この変形実施例は、平均値とトラック数カ
ウンタ２０の計数状態との相互間の比較平衡間を行なう
構成が違うという点で、図２による実施例とは異なる。 この構成に対応して別の手段が組み込まれており、それ
は第２の累算器１８ｄであってこの累算器１８ｄにより
、トラック数カウンタ２０の計数状態が減算器１９の出
力信号と同じように処理される。減算器１８の繰り越し
値は線路１８ｃを介して累算器１７へ伝送され、しかも
その最下位の２進桁が伝送される。この構成は以下の考
察に基づく。即ち、減算器９により読み出しカウンタの
計数状態から書き込みカウンタの計数状態が引かれるの
で、平均値形成器１７はラインの最後において平均して
スタッフィングすべきバイトを送出する。この場合、平
均値は負であることを前提とする。この平均値とすでに
スタッフィングされたビットとをバイト単位で演算する
必要がある。つまりバイト単位で加算される。この加算
は累算器１８ｄによって伝送線路１８ｃと共働して実施
される。トラック数カウンタ２０の計数状態は、減算器
９の出力データに加算されるべきバイトの端数（小数点
以下の桁）のように処理される。累算器１７と１８ｄは
一体化された累算器のようにはたらき、これはフレーム
ラインの最後で線路２６ｂのパルスによりクリアされ、
さらにその内容のうち極性符号だけがレジスタ１９へ転
送される。符号だけしか転送されないので、この場合に
は２７０による除算を行なわなくてもよい。何故ならば
除算によっても符号は変化されないからである。
【００３０】説明した回路の動作全体をあるいはその一
部分を、相応にプログラミングされた計算機で行なうこ
ともできる。この実施例の場合、プログラムの作成は当
業者の手によって行なわれるべきものである。何故なら
ば回路全体は基本的なディジタル構成素子のみによって
構成されており、それらの構成素子をソフトウェアによ
ってシュミレートすることは文献によって知られている
し、あるいはそれらの文献よって容易に行なえるからで
ある。
【００３１】これについての実例として以下を参照のこ
と １）Ｔａｎｓｋｉ，　Ｔ．Ｒ　著　：”１１−ｂｙｔｅ
　ｐｒｏｇｒａｍ　ｇｅｎｅｒａｔｅｓ　２　ｂｉｌｌ
ｉｏｎ　ｐｓｅｕｄｏ−ｒａｎｄｏｍｂｉｔｓ”　１９
７８年１０月１２日刊の　Ｅｌｅｋｔｒｏｎｉｃｓ　第
１４８頁２）Ｆｌｉｅｇｅ，　Ｎ．　著　：信号プロセ
ッサ２９２０によるディジタルフィルタ”１９８１年刊
の　Ｅｌｅｋｔｒｏｎｉｋ　第８１頁〜８５頁、および
第８９頁〜９４頁 ３）Ｍｕｅｌｌｅｒ，　Ｋ．−Ｈ．　著：アナログプロ
セッサ２９２０によるリアルタイムシュミレーション”
　１９８１年刊の　Ｅｌｅｋｔｒｏｎｉｋ　第９５頁〜
９８頁４）”Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ａ
ｌｇｏｒｉｔｈｍｓ”．　Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ
．，ＩＮｃ．，Ｅｎｇｅｌｗｏｏｄ　ＣｌｉｆｆｓＮｅ
ｗ　Ｙｅｒｓｅｙ　０７６３２５）Ｏｂｅｒｈｏｆｅｒ
，　Ａ．　著：”ディジタルフィルタによる状態制御”
　１９８５年刊の　Ｅｌｅｋｔｒｏｎｉｋ　第６３頁〜
６８頁６）Ｄａｉｓｙ　Ｓｙｓｔｅｍｓ　Ｃｏｒｐｏｒ
ａｔｉｏｎ　のハンドブック　”Ｓｉｍｕｌａｔｉｏｎ
　Ｃｏｍｐｉｌａｔｉｏｎ”　１９８８年８月刊、およ
び　”Ｄａｉｓｙ　Ｂｅｈａｖｉｏｒａｌ　Ｌａｎｇｕ
ａｇｅ”　１９８８年９月刊図面における信号の流れ方
向の記載、および信号の変化の作用による個々の機能ブ
ロックの特徴づけは、当業者にとって今日のシュミレー
ション技術水準ならびにより高度なプログラミング言語
（Ｃ，　Ｆｏｒｔｒａｎ，　Ｂａｓｉｃ，　ＤＳＰＡＲ
Ｃ，　ＤＡＢＬ　）によればフローチャートと同等の手
段である。
【００３２】
【発明の効果】本発明によるスタッフィング判定回路に
より、所属の制御調整回路にいっそう良好な過渡応答特
性ないしダイナミック特性を与え、かつビット単位で正
確な位相差の情報を形成することができる。
【図面の簡単な説明】
【図１】本発明によるスタッフィング判定回路を備えた
ビットレート整合装置の基本回路図である。
【図２】本発明による調整器の第１の実施例を示す図で
ある。
【図３】本発明による調整器の第２の実施例を示す図で
ある。
【符号の説明】
２　　シリアル／パラレル変換器 ４　　バッファメモリ ５　　選択マトリクス ７　　パラレル／シリアル変換器 ９　　減算器 １０　　入力端子 １１　　分周器 １２　　書き込みカウンタ １３　　読み出しカウンタ １４　　分周器 １７　　累算器 １９　　レジスタ ２０　　トラック数カウンタ ２５　　調整器 ２６　　タイミング制御部

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　２つの信号のビットレートを整合する
    装置のためのスタッフィング判定回路であって、前記ビ
    ットレートを整合する装置は、第１の信号のデータをそ
    れぞれｎビット（ｎ≧１）のグループでパラレルに書き
    込み可能なエラスティックメモリ（４）を有しており、
    該エラスティックメモリ（４）には選択マトリクス（５
    ）が後置接続されており、さらに前記ビットレートを整
    合する装置は、書き込み過程を制御するために書き込み
    カウンタ（１２）を有しており、かつ読み出し過程を制
    御するために読み出しカウンタ（１３）を有しており、
    前記スタッフィング判定回路は、前記カウンタの計数状
    態の差を形成するために減算器（９）を有しており、該
    減算器（９）、調整器（２５）、および読み出しカウン
    タ（１３）が制御調整回路を形成している形式の、２つ
    のビットレートを整合する装置のためのスタッフィング
    判定回路において、前記調整器（２５）は、ａ）所定の
    時間間隔にわたって算出される、減算器（９）の出力信
    号の平均値を求めるために平均値形成器（１７）を有し
    ており、 ｂ）計数状態に基づいて選択マトリクス（５）を制御し
    スタッフィングされたビットをモジュロｎで計数しさら
    にビットがｎ個スタッフィングされるごとに１クロック
    だけ読み出しカウンタ（１３）を停止させるために、ト
    ラック数カウンタ（２０）を有しており、ｃ）さらに平
    均値または該平均値に比例する量と前記トラック数カウ
    ンタ（２０）の計数状態との相互間の比較平衡カウント
    をし、この比較平衡カウントの結果をスタッフ情報とし
    て、ならびにトラック数カウンタ（２０）をシフトする
    ための準備処理信号として用いるようにしたことを特徴
    とする、２つの信号のビットレートを整合する装置のた
    めのスタッフィング判定回路。
  2. 【請求項２】　　前記トラック数カウンタ（２０）の計
    数状態を前記平均値と比較可能な量へ変換するために、
    前記スタッフィング判定回路は乗算器をあるいは固定値
    メモリ（１８ｂ）に記憶された表を有しており、さらに
    変換されたカウンタの計数状態を、平均値とあるいは該
    平均値に比例する量と比較するために、前記スタッフィ
    ング判定回路は比較器（１８ａ）を有しており、さらに
    その出力信号を記憶するために、前記スタッフィング判
    定回路はレジスタ（１９）を有している、請求項１記載
    のスタッフィング判定回路。
  3. 【請求項３】　　平均値形成器（１７）は、少なくとも
    １つの入力側（１８ｃ）だけ少なくとも１つの小数点以
    下の桁のために拡張されており、さらに小数点以下の桁
    のための入力側がトラック数計数器（２０）の計数状態
    のための出力側と接続されており、さらに所定の時間間
    隔の経過後、平均値形成器（１７）の少なくとも最上位
    ビットを収容するためにレジスタ（１９）が設けられて
    いる、請求項１記載のスタッフィング判定回路。
  4. 【請求項４】　　個々の構成素子の動作がすべてあるい
    は部分的に、プログラミング可能な計算機により行われ
    るようにした請求項１〜３のいずれか１項記載のスタッ
    フィング判定回路。
JP3221356A 1990-09-04 1991-09-02 ２つの信号のビットレートを整合する装置のためのスタッフィング判定回路 Pending JPH04288742A (ja)

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