JPS61255140A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS61255140A JPS61255140A JP9713685A JP9713685A JPS61255140A JP S61255140 A JPS61255140 A JP S61255140A JP 9713685 A JP9713685 A JP 9713685A JP 9713685 A JP9713685 A JP 9713685A JP S61255140 A JPS61255140 A JP S61255140A
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- JP
- Japan
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- pulse
- binary counter
- holding circuit
- coincidence
- output
- Prior art date
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- Granted
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル通信等の分野で、フレームを組んで
伝送するディジタル信号に対し試験等の目的で指定した
タイムスロットの信号を他の信号と置換する制御におい
て、フレームに対する先頭位置、信号長を指定すること
により、置換制御の制御パルスを発生するパルス発生回
路に関するものである。
伝送するディジタル信号に対し試験等の目的で指定した
タイムスロットの信号を他の信号と置換する制御におい
て、フレームに対する先頭位置、信号長を指定すること
により、置換制御の制御パルスを発生するパルス発生回
路に関するものである。
従来、フレームを組んで伝送するディジタル信号は、８
４Ｋｂｉｔ／ｓｅｃの電話情報が中心でｈｎ、例えば、
８１Ｇｉｚｔ−１フレ一゛ム周期とし、ｌチャネルに８
ビツトを割り当てて６４Ｋｂ口／ＨＩＣとした、１種類
のビットレートを多重化したものが一般的で６うて、他
の信号との置換制御にか−でもチャネル位置の指定にも
とづいて、一定長の制御パルスを発生するパルス発生回
路があれば機能は満足されていた。
４Ｋｂｉｔ／ｓｅｃの電話情報が中心でｈｎ、例えば、
８１Ｇｉｚｔ−１フレ一゛ム周期とし、ｌチャネルに８
ビツトを割り当てて６４Ｋｂ口／ＨＩＣとした、１種類
のビットレートを多重化したものが一般的で６うて、他
の信号との置換制御にか−でもチャネル位置の指定にも
とづいて、一定長の制御パルスを発生するパルス発生回
路があれば機能は満足されていた。
ディジタル信号伝送技術の進歩によシ、フレームを組ん
で伝送するディジタル信号も異速度のビットレートの信
号を混在して多重化した信号となる傾向に６９、他の信
号との置換制御にお―では、その信号の先買位置及びそ
の信号長が指定されることとなり、制御パルスを発生す
るパルス発生回路も、パルスの先頭位置が指定にもとづ
−て可変できると同時に、パルス長をも指定にもとづい
て可変できることが必要である。
で伝送するディジタル信号も異速度のビットレートの信
号を混在して多重化した信号となる傾向に６９、他の信
号との置換制御にお―では、その信号の先買位置及びそ
の信号長が指定されることとなり、制御パルスを発生す
るパルス発生回路も、パルスの先頭位置が指定にもとづ
−て可変できると同時に、パルス長をも指定にもとづい
て可変できることが必要である。
本発明のパルス発生回路は、フレーム位相情報によりフ
レーム位相に同期して動作する第一のバイナリ−カウン
タと、発生パルスの先頭位置情報を保持する第一の保持
回路と、前記ｌｌｌ０バイナリ−カウンタのカウント出
力と前記第１の保持回路から出力する先頭位置情報との
一致を検出し、一致しｔタイ２ングにパルスを発生する
一致検出回路と、前記発生パルスのパルス長情報を保持
する第２の保持回路と、第２の保持回路から出力するパ
ルス長情報をロードデータ入力とし、前記一致検出回路
から発出される一致パルスをロードパルス入力とし、前
記ｌｌｌ０バイナリ−カウンタの２倍以上のカウント長
を持ち、最上位リードデータ入力が常に”１’に固定さ
れ、最上位カウント出力を発生パルスとして発出する１
１！２のバイナリ−カウンタから構成される。
レーム位相に同期して動作する第一のバイナリ−カウン
タと、発生パルスの先頭位置情報を保持する第一の保持
回路と、前記ｌｌｌ０バイナリ−カウンタのカウント出
力と前記第１の保持回路から出力する先頭位置情報との
一致を検出し、一致しｔタイ２ングにパルスを発生する
一致検出回路と、前記発生パルスのパルス長情報を保持
する第２の保持回路と、第２の保持回路から出力するパ
ルス長情報をロードデータ入力とし、前記一致検出回路
から発出される一致パルスをロードパルス入力とし、前
記ｌｌｌ０バイナリ−カウンタの２倍以上のカウント長
を持ち、最上位リードデータ入力が常に”１’に固定さ
れ、最上位カウント出力を発生パルスとして発出する１
１！２のバイナリ−カウンタから構成される。
次に本発明について図面を参照して説明する。
Ｉｌｌ図は本発明の一実施例としてｌフレームが１６ビ
ツトであるとした時のパルス発生回路を示し、ｌ第２図
は第１図の動作を示すタイミング図である。ｌ［１図の
フレーム位相情報の入力端子１からフレームパルス１０
１が第１のバイナリ−カウンタ３のロードパルス入力に
入力される。Ｉｌｌのバイナリ−カウンタ３及び第２の
バイナリーカウンタ９にはクロック入力端子２からクロ
ック１０２が入力される。纂ｌのバイナリ−カウンタ３
はそのロードデータ入力ｔ−＠Ｏｍとしておくことによ
）、並列４ビツトのカウント出力１０３は、フレームパ
ルス１０１がロウ（ＬＯＷ）レベルとなる期間でのクロ
ック１０２の立上９で１０ｍとなシ、クロック１０２に
従ってカウントアツプされる。そのカウント出力１０３
は１６道（ＨＥＸ）で表示している。入力端子４からの
パルス先頭位置情報４ｔＫ１の保持回路５で保持する。
ツトであるとした時のパルス発生回路を示し、ｌ第２図
は第１図の動作を示すタイミング図である。ｌ［１図の
フレーム位相情報の入力端子１からフレームパルス１０
１が第１のバイナリ−カウンタ３のロードパルス入力に
入力される。Ｉｌｌのバイナリ−カウンタ３及び第２の
バイナリーカウンタ９にはクロック入力端子２からクロ
ック１０２が入力される。纂ｌのバイナリ−カウンタ３
はそのロードデータ入力ｔ−＠Ｏｍとしておくことによ
）、並列４ビツトのカウント出力１０３は、フレームパ
ルス１０１がロウ（ＬＯＷ）レベルとなる期間でのクロ
ック１０２の立上９で１０ｍとなシ、クロック１０２に
従ってカウントアツプされる。そのカウント出力１０３
は１６道（ＨＥＸ）で表示している。入力端子４からの
パルス先頭位置情報４ｔＫ１の保持回路５で保持する。
Ｉｌｌのバイナリ−カウンタ３０カウント出力１０３と
第１の保持回路５の出力の一致を一致検出回路６で検出
し′、一致時にパルスを発出する。ｖ／ｘ１の保持口路
５の出力が＠５”（ＨＥＸ）である場合、一致検出回路
６の一致パルス１０４はその位置に発出される。
第１の保持回路５の出力の一致を一致検出回路６で検出
し′、一致時にパルスを発出する。ｖ／ｘ１の保持口路
５の出力が＠５”（ＨＥＸ）である場合、一致検出回路
６の一致パルス１０４はその位置に発出される。
パルス長情報入力端子７からのパルス長情報を纂２の保
持回路８で保持する。１に二のパイナリーカウノタ９は
、第２０保持回路８からのパルス長情報６ａ−ドデータ
入力とし、一致検出回路６からの一致パルス１０４ｔ−
ロードパルス入力とし、纂−のパイナリーカウノタ３０
２倍以上のカウント長を持ち、最上位リードデータ入力
が常ｔＣ＠″１”に゛固定され、最上位カウント出力を
発生パルス１０６として発出する。
持回路８で保持する。１に二のパイナリーカウノタ９は
、第２０保持回路８からのパルス長情報６ａ−ドデータ
入力とし、一致検出回路６からの一致パルス１０４ｔ−
ロードパルス入力とし、纂−のパイナリーカウノタ３０
２倍以上のカウント長を持ち、最上位リードデータ入力
が常ｔＣ＠″１”に゛固定され、最上位カウント出力を
発生パルス１０６として発出する。
＄１２の保持回路８の出力’Ｊ＞１＠Ｄ’（ＨＥＸ）テ
、する場合、第二のバイナリ−カウンタ９は一致パルス
１０４により゛てＵ−ドデータとして艷の１ がロード
され、第二のバイナリ−カウンタ９のカウント出力１０
５（Ｑｌ−Ｑ５）は第２図に示したカウント値で動作し
、最上位カウント出力（Ｑ５）の発生パルス１０６とし
て出力端子１０ｔＣ出力する。
、する場合、第二のバイナリ−カウンタ９は一致パルス
１０４により゛てＵ−ドデータとして艷の１ がロード
され、第二のバイナリ−カウンタ９のカウント出力１０
５（Ｑｌ−Ｑ５）は第２図に示したカウント値で動作し
、最上位カウント出力（Ｑ５）の発生パルス１０６とし
て出力端子１０ｔＣ出力する。
すな□わち、先頭位置情報のＩＩＩの保持回路５の出力
が”５’ （ＨＥＸ） で６るｏ−ｅ、一致パｋ Ｘ
Ｉ Ｑ ４は纂１のバイナリ−カウンタ３０カウント値
１６ｍ（Ｈｌｉ）ｅ）で立上り、パルス長情報の１１２
の保持回路８の出力が’Ｄ’（ＨＥＸ）であるので、１
〇−Ｄ−ａ（ＨＥＸ）から３ビツト幅の発生パルス１０
６が出力される仁とになる。
が”５’ （ＨＥＸ） で６るｏ−ｅ、一致パｋ Ｘ
Ｉ Ｑ ４は纂１のバイナリ−カウンタ３０カウント値
１６ｍ（Ｈｌｉ）ｅ）で立上り、パルス長情報の１１２
の保持回路８の出力が’Ｄ’（ＨＥＸ）であるので、１
〇−Ｄ−ａ（ＨＥＸ）から３ビツト幅の発生パルス１０
６が出力される仁とになる。
本実施例では先順位置情報として１０”−＠Ｆ”（ＨＥ
Ｘ）の値會指定することができ、パルス長情報として＠
″ｌ”〜＠Ｐ’（ＨＥＸ）の値が指定でき、１５ビツト
幅から１ビツト幅までの発生パルスが発出できることに
なる。
Ｘ）の値會指定することができ、パルス長情報として＠
″ｌ”〜＠Ｐ’（ＨＥＸ）の値が指定でき、１５ビツト
幅から１ビツト幅までの発生パルスが発出できることに
なる。
本実施例は、説明を簡単にするためｌフレーム１６ビツ
トの場合を取上げたが、実際の実施にあたっては多元多
重の同期端局装置等の試験信号との置換に使用すること
が考えられ、＆ １９２Ｍｂ／ｓ信号であれば！フレー
ム１０２４ ｂｉｔ等の回路構成となる。
トの場合を取上げたが、実際の実施にあたっては多元多
重の同期端局装置等の試験信号との置換に使用すること
が考えられ、＆ １９２Ｍｂ／ｓ信号であれば！フレー
ム１０２４ ｂｉｔ等の回路構成となる。
本発明のパルス発生回路を使用することにより、先頭位
置及び、パルス長を、どのような位置にも、どのような
長さにも指定できることから、どのような多重構成のデ
ィジタル信号に対しても有効に使用できる。
置及び、パルス長を、どのような位置にも、どのような
長さにも指定できることから、どのような多重構成のデ
ィジタル信号に対しても有効に使用できる。
第１図は本発明の一実施例を示したプ四ツク図であり、
１１２図はＩＦ５図の動作を示したタイきング図である
。 ｌ・・・・・・フレーム位相情報の入力端子、２・・・
・・・クロック入力端子、３・・・−１［１のバイナリ
−カウンタ、４・・・・・・パルス先頭位置情報の入力
端子、５・・・・・・パルス先頭位置情報の纂１の保持
回路、６−・・・・・一致検出回路、７・・・・・・パ
ルス長情報の入力端子、８・・・・・・パルス長情報の
第２の保持回路、９・・・・−ＩＦ５のバイナリ−カウ
ンタ、１０・旧・・パルス出力１１子。
１１２図はＩＦ５図の動作を示したタイきング図である
。 ｌ・・・・・・フレーム位相情報の入力端子、２・・・
・・・クロック入力端子、３・・・−１［１のバイナリ
−カウンタ、４・・・・・・パルス先頭位置情報の入力
端子、５・・・・・・パルス先頭位置情報の纂１の保持
回路、６−・・・・・一致検出回路、７・・・・・・パ
ルス長情報の入力端子、８・・・・・・パルス長情報の
第２の保持回路、９・・・・−ＩＦ５のバイナリ−カウ
ンタ、１０・旧・・パルス出力１１子。
Claims (1)
- フレーム位相情報によりフレーム位相に同期して動作す
る第１のバイナリーカウンタと、発生パルスの先頭位置
情報を保持する第１の保持回路と、前記第１のバイナリ
ーカウンタのカウント出力と前記第１の保持回路から出
力する先頭位置情報との一致を検出し、一致したタイミ
ングにパルスを発生する一致検出回路と、前記発生パル
スのパルス長情報を保持する第２の保持回路と、第２の
保持回路から出力するパルス長情報をロードデータ入力
とし、前記一致検出回路から発出される一致パルスをロ
ードパルス入力とし、前記第１のバイナリーカウンタの
２倍以上のカウント長を持ち、最上位ロードデータ入力
が常に“１”に固定され、最上位カウント出力を発生パ
ルスとして発出する第２のバイナリーカウンタから構成
されるパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9713685A JPS61255140A (ja) | 1985-05-08 | 1985-05-08 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9713685A JPS61255140A (ja) | 1985-05-08 | 1985-05-08 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255140A true JPS61255140A (ja) | 1986-11-12 |
| JPH0511451B2 JPH0511451B2 (ja) | 1993-02-15 |
Family
ID=14184152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9713685A Granted JPS61255140A (ja) | 1985-05-08 | 1985-05-08 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647829A (en) * | 1987-06-30 | 1989-01-11 | Nippon Telegraph & Telephone | Data transmission circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0662547U (ja) * | 1993-02-15 | 1994-09-02 | 昭和アルミニウム株式会社 | 放熱器 |
-
1985
- 1985-05-08 JP JP9713685A patent/JPS61255140A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647829A (en) * | 1987-06-30 | 1989-01-11 | Nippon Telegraph & Telephone | Data transmission circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0511451B2 (ja) | 1993-02-15 |
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