JPH0511451B2 - - Google Patents
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- Publication number
- JPH0511451B2 JPH0511451B2 JP9713685A JP9713685A JPH0511451B2 JP H0511451 B2 JPH0511451 B2 JP H0511451B2 JP 9713685 A JP9713685 A JP 9713685A JP 9713685 A JP9713685 A JP 9713685A JP H0511451 B2 JPH0511451 B2 JP H0511451B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- binary counter
- holding circuit
- coincidence
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデイジタル通信等の分野で、フレーム
を組んで伝送するデイジタル信号に対し試験等の
目的で指定したタイムスロツトの信号を他の信号
と置換する制御において、フレームに対する先頭
位置、信号長を指定することにより、置換制御の
制御パルスを発生するパルス発生回路に関するも
のである。
を組んで伝送するデイジタル信号に対し試験等の
目的で指定したタイムスロツトの信号を他の信号
と置換する制御において、フレームに対する先頭
位置、信号長を指定することにより、置換制御の
制御パルスを発生するパルス発生回路に関するも
のである。
従来、フレームを組んで伝送するデイジタル信
号は、64Kbit／secの電話情報が中心であり、例
えば、8KHzを１フレーム周期とし、１チヤネル
に８ビツトを割り当てて64Kbit／secとした、１
種類のビツトレートを多重化したものが一般的で
あつて、他の信号との置換制御においてもチヤネ
ル位置の指定にもとづいて、一定長の制御パルス
を発生するパルス発生回路があれば機能は満足さ
れていた。
号は、64Kbit／secの電話情報が中心であり、例
えば、8KHzを１フレーム周期とし、１チヤネル
に８ビツトを割り当てて64Kbit／secとした、１
種類のビツトレートを多重化したものが一般的で
あつて、他の信号との置換制御においてもチヤネ
ル位置の指定にもとづいて、一定長の制御パルス
を発生するパルス発生回路があれば機能は満足さ
れていた。
デイジタル信号伝送技術の進歩により、フレー
ムを組んで伝送するデイジタル信号も異速度のビ
ツトレートの信号を混在して多重化した信号とな
る傾向にあり、他の信号との置換制御において
は、その信号の先頭位置及びその信号長が指定さ
れることとなり、制御パルスを発生するパルス発
生回路も、パルスの先頭位置が指定にもとづいて
可変できると同時に、パルス長をも指定にもとづ
いて可変できることが必要である。
ムを組んで伝送するデイジタル信号も異速度のビ
ツトレートの信号を混在して多重化した信号とな
る傾向にあり、他の信号との置換制御において
は、その信号の先頭位置及びその信号長が指定さ
れることとなり、制御パルスを発生するパルス発
生回路も、パルスの先頭位置が指定にもとづいて
可変できると同時に、パルス長をも指定にもとづ
いて可変できることが必要である。
本発明のパルス発生回路は、フレーム位相情報
によりフレーム位相に同期して動作する第一のバ
イナリーカウンタと、発生パルスの先頭位置情報
を保持する第一の保持回路と、前記第１のバイナ
リーカウンタのカウント出力と前記第１の保持回
路から出力する先頭位置情報との一致を検出し、
一致したタイミングにパルスを発生する一致検出
回路と、前記発生パルスのパルス長情報を保持す
る第２の保持回路と、第２の保持回路から出力す
るパルス長情報をロードデータ入力とし、前記一
致検出回路から発出される一致パルスをロードパ
ルス入力とし、前記第１のバイナリーカウンタの
２倍以上のカウント長を持ち、最上位ロードデー
タ入力が常に“１”に固定され、最上位カウント
出力を発生パルスとして発出する第２のバイナリ
ーカウンタから構成される。
によりフレーム位相に同期して動作する第一のバ
イナリーカウンタと、発生パルスの先頭位置情報
を保持する第一の保持回路と、前記第１のバイナ
リーカウンタのカウント出力と前記第１の保持回
路から出力する先頭位置情報との一致を検出し、
一致したタイミングにパルスを発生する一致検出
回路と、前記発生パルスのパルス長情報を保持す
る第２の保持回路と、第２の保持回路から出力す
るパルス長情報をロードデータ入力とし、前記一
致検出回路から発出される一致パルスをロードパ
ルス入力とし、前記第１のバイナリーカウンタの
２倍以上のカウント長を持ち、最上位ロードデー
タ入力が常に“１”に固定され、最上位カウント
出力を発生パルスとして発出する第２のバイナリ
ーカウンタから構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例として１フレームが
16ビツトであるとした時のパルス発生回路を示
し、第２図は第１図の動作を示すタイミング図で
ある。第１図のフレーム位相情報の入力端子１か
らフレームパルス１０１が第１のバイナリーカウ
ンタ３のロードパルス入力に入力される。第１の
バイナリーカウンタ３及び第２のバイナリーカウ
ンタ９にはクロツク入力端子２からクロツク１０
２が入力される。第１のバイナリーカウンタ３は
そのロードデータ入力を“０”としておくことに
より、並列４ビツトのカウント出力１０３は、フ
レームパルス１０１がロウ（LOW）レベルとな
る期間でのクロツク１０２の立上りで“０”とな
り、クロツク１０２に従つてカウントアツプされ
る。そのカウント出力１０３は16進（HEX）で
表示している。入力端子４からのパルス先頭位置
情報４を第１の保持回路５で保持する。第１のバ
イナリーカウンタ３のカウント出力１０３と第１
の保持回路５の出力の一致を一致検出回路６で検
出し、一致時にパルスを発出する。第１の保持回
路５の出力が“５”（HEX）である場合、一致検
出回路６の一致パルス１０４はその位置に発出さ
れる。パルス長情報入力端子７からのパルス長情
報を第２の保持回路８で保持する。第二のバイナ
リーカウンタ９は、第２の保持回路８からのパル
ス長情報をロードデータ入力とし、一致検出回路
６からの一致パルス１０４をロードパルス入力と
し、第一のバイナリーカウンタ３の２倍以上のカ
ウント長を持ち、最上位ロードデータ入力が常に
“１”に固定され、最上位カウント出力を発生パ
ルス１０６として発出する。
16ビツトであるとした時のパルス発生回路を示
し、第２図は第１図の動作を示すタイミング図で
ある。第１図のフレーム位相情報の入力端子１か
らフレームパルス１０１が第１のバイナリーカウ
ンタ３のロードパルス入力に入力される。第１の
バイナリーカウンタ３及び第２のバイナリーカウ
ンタ９にはクロツク入力端子２からクロツク１０
２が入力される。第１のバイナリーカウンタ３は
そのロードデータ入力を“０”としておくことに
より、並列４ビツトのカウント出力１０３は、フ
レームパルス１０１がロウ（LOW）レベルとな
る期間でのクロツク１０２の立上りで“０”とな
り、クロツク１０２に従つてカウントアツプされ
る。そのカウント出力１０３は16進（HEX）で
表示している。入力端子４からのパルス先頭位置
情報４を第１の保持回路５で保持する。第１のバ
イナリーカウンタ３のカウント出力１０３と第１
の保持回路５の出力の一致を一致検出回路６で検
出し、一致時にパルスを発出する。第１の保持回
路５の出力が“５”（HEX）である場合、一致検
出回路６の一致パルス１０４はその位置に発出さ
れる。パルス長情報入力端子７からのパルス長情
報を第２の保持回路８で保持する。第二のバイナ
リーカウンタ９は、第２の保持回路８からのパル
ス長情報をロードデータ入力とし、一致検出回路
６からの一致パルス１０４をロードパルス入力と
し、第一のバイナリーカウンタ３の２倍以上のカ
ウント長を持ち、最上位ロードデータ入力が常に
“１”に固定され、最上位カウント出力を発生パ
ルス１０６として発出する。
第２の保持回路８の出力が“Ｄ”（HEX）であ
る場合、第二のバイナリーカウンタ９は一致パル
ス１０４によつてロードデータとして“1D”が
ロードされ、第二のバイナリーカウンタ９のカウ
ント出力１０５（Q1〜Q5）は第２図に示したカ
ウント値で動作し、最上位カウント出力（Q5）
の発生パルス１０６として出力端子１０に出力す
る。すなわち、先頭位置情報の第１の保持回路５
の出力が“５”（HEX）であるので、一致パルス
１０４は第１のバイナリーカウンタ３のカウント
値“６”（HEX）で立上り、パルス長情報の第２
の保持回路８の出力が“Ｄ”（HEX）であるの
で、10−Ｄ＝３（HEX）から３ビツト幅の発生パ
ルス１０６が出力されることになる。
る場合、第二のバイナリーカウンタ９は一致パル
ス１０４によつてロードデータとして“1D”が
ロードされ、第二のバイナリーカウンタ９のカウ
ント出力１０５（Q1〜Q5）は第２図に示したカ
ウント値で動作し、最上位カウント出力（Q5）
の発生パルス１０６として出力端子１０に出力す
る。すなわち、先頭位置情報の第１の保持回路５
の出力が“５”（HEX）であるので、一致パルス
１０４は第１のバイナリーカウンタ３のカウント
値“６”（HEX）で立上り、パルス長情報の第２
の保持回路８の出力が“Ｄ”（HEX）であるの
で、10−Ｄ＝３（HEX）から３ビツト幅の発生パ
ルス１０６が出力されることになる。
本実施例では先頭位置情報として“０”〜
“Ｆ”（HEX）の値を指定することができ、パル
ス長情報として“１”〜“Ｆ”（HEX）の値が指
定でき、15ビツト幅から１ビツト幅までの発生パ
ルスができることになる。
“Ｆ”（HEX）の値を指定することができ、パル
ス長情報として“１”〜“Ｆ”（HEX）の値が指
定でき、15ビツト幅から１ビツト幅までの発生パ
ルスができることになる。
本実施例は、説明を簡単にするため１フレーム
16ビツトの場合を取上げたが、実際の実施にあた
つては多元多重の同期端局装置等の試験信号との
置換に使用することが考えられ、8.192Mb／ｓ信
号であれば１フレーム1024bit等の回路構成とな
る。
16ビツトの場合を取上げたが、実際の実施にあた
つては多元多重の同期端局装置等の試験信号との
置換に使用することが考えられ、8.192Mb／ｓ信
号であれば１フレーム1024bit等の回路構成とな
る。
本発明のパルス発生回路を使用することによ
り、先頭位置及び、パルス長を、どのような位置
にも、どのような長さにも指定できることから、
どのような多重構成のデイジタル信号に対しても
有効に使用できる。
り、先頭位置及び、パルス長を、どのような位置
にも、どのような長さにも指定できることから、
どのような多重構成のデイジタル信号に対しても
有効に使用できる。
第１図は本発明の一実施例を示したブロツク図
であり、第２図は第１図の動作を示したタイミン
グ図である。 １……フレーム位相情報の入力端子、２……ク
ロツク入力端子、３……第１のバイナリーカウン
タ、４……パルス先頭位置情報の入力端子、５…
…パルス先頭位置情報の第１の保持回路、６……
一致検出回路、７……パルス長情報の入力端子、
８……パルス長情報の第２の保持回路、９……第
２のバイナリーカウンタ、１０……パルス出力端
子。
であり、第２図は第１図の動作を示したタイミン
グ図である。 １……フレーム位相情報の入力端子、２……ク
ロツク入力端子、３……第１のバイナリーカウン
タ、４……パルス先頭位置情報の入力端子、５…
…パルス先頭位置情報の第１の保持回路、６……
一致検出回路、７……パルス長情報の入力端子、
８……パルス長情報の第２の保持回路、９……第
２のバイナリーカウンタ、１０……パルス出力端
子。
Claims (1)
- １ フレーム位相情報によりフレーム位相に同期
して動作する第１のバイナリーカウンタと、発生
パルスの先頭位置情報を保持する第１の保持回路
と、前記第１のバイナリーカウンタのカウント出
力と前記第１の保持回路から出力する先頭位置情
報との一致を検出し、一致したタイミングにパル
スを発生する一致検出回路と、前記発生パルスの
パルス長情報を保持する第２の保持回路と、第２
の保持回路から出力するパルス長情報をロードデ
ータ入力とし、前記一致検出回路から発出される
一致パルスをロードパルス入力とし、前記第１の
バイナリーカウンタの２倍以上のカウント長を持
ち、最上位ロードデータ入力が常に“１”に固定
され、最上位カウント出力を発生パルスとして発
出する第２のバイナリーカウンタから構成される
パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9713685A JPS61255140A (ja) | 1985-05-08 | 1985-05-08 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9713685A JPS61255140A (ja) | 1985-05-08 | 1985-05-08 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255140A JPS61255140A (ja) | 1986-11-12 |
| JPH0511451B2 true JPH0511451B2 (ja) | 1993-02-15 |
Family
ID=14184152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9713685A Granted JPS61255140A (ja) | 1985-05-08 | 1985-05-08 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0662547U (ja) * | 1993-02-15 | 1994-09-02 | 昭和アルミニウム株式会社 | 放熱器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647829A (en) * | 1987-06-30 | 1989-01-11 | Nippon Telegraph & Telephone | Data transmission circuit |
-
1985
- 1985-05-08 JP JP9713685A patent/JPS61255140A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0662547U (ja) * | 1993-02-15 | 1994-09-02 | 昭和アルミニウム株式会社 | 放熱器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61255140A (ja) | 1986-11-12 |
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