JPH0656999B2

JPH0656999B2 - フレ−ム同期方式及び装置

Info

Publication number: JPH0656999B2
Application number: JP62078089A
Authority: JP
Inventors: 徳夫吉田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-03-30
Filing date: 1987-03-30
Publication date: 1994-07-27
Anticipated expiration: 2009-07-27
Also published as: JPS63244949A

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、基幹伝送系、公衆綱、加入者系等のディジ
タル伝送系に用いられる同期方式に関するものである。

（従来の技術）伝送媒体として光ファイバを用いた伝送技術の進展は目
覚ましいものがあり、伝送情報量としては数百Mbps〜数
Gbps程度の伝送が可能になりつつある。大容量化された
ディジタル伝送系を有効に使用する上で、時分割多重方
式が考えられるが高速処理が必要となるため、フレーム
構成をできるだけ簡単にして、回路の小規模化、簡易化
をはかっている。その１つの方法として、ビット単位の
時分割多重方式があり、第４図は、一般的なビット多重
方式のフレーム構成図である。同図においては、１フレ
ームはＫビットで構成され、１フレームをビット単位で
Ｋチャネルに分け、そのうちの１チャネルをフレームチ
ャネルに割り当てており、Ｆはフレームチャネル、＃１
〜＃Ｋ−１はビット単位のＫ−１個のチャネルである。
この方式においては、ビット多重するときに固有フレー
ムパターンが１ビットずつ数フレーム単位にフレームチ
ャネル（Ｆ）に挿入されており、同期検出においては、
チャネル単位にデータを分離した後任意のチャネルから
分離された信号列が挿入した固有フレームパターンと一
致するかどうかでフレームチャネルを検出し同期検出を
行なっている。

また他の方法としてフレームをサブフレーム単位に分
け、フレームパターンを各サブフレームに分散させる方
法があり、第５図にそのフレーム構成の一般例を示す。
同図においては、１フレームをＬ個のサブフレームに分
け、各サブフレームは、１ビット単位であり、１フレー
ム（１×Ｌ）ビットの構成になっており各サブフレーム
の先頭１ビットに順次にフレームパターンが１ビットず
つ挿入されている。Fi（i=1,2,…,L）は各サブフレーム
の先頭１ビットに挿入されるフレームビット、＃１〜＃
Ｌは１ビット単位のサブフレームを示す。この方式にお
いては（F₁F₂F₃…F_L-1F_L）がフレームパターンとなって
おり、同期検出においては、分離された信号列から（F₁
F₂F₃…F_L-1F₁）なるフレームパターンを検出することに
よって同期検出を行なっている。フレームパターンをフ
レームビットであるF₁〜F_Lの全てに挿入する必要はな
く、例えば、フレームパターンがフレームビットF₁F₃F₅
……に挿入されている場合には残りのフレームビットF₂
F₄F₆……を用いて伝送路監視用モニタやサービスモニタ
等の情報を伝送することも可能である。

（発明が解決しようとする問題点）第４図に示されたようなビット多重方式においては、フ
レームチャネル（Ｆ）として、１フレームＫビット中１
ビットを使用している。回路の小規模化、簡易化をはか
るためには、１フレームを構成するＫの長さはあまり大
きくすることはできないため、伝送データ量におけるフ
レームパターンの信号量が１／Ｋと大きくなっている。
このオーバーヘッドは伝送容量を増大高速化するに従っ
て大きくなることが予想され、更にシステムの信頼性や
サービス性等を考えると、伝送路監視モニタやサービス
モニタ等の情報を伝送するチャネルも必要となり、この
傾向は著しく増大することになる。また、第５図に示さ
れたような、フレームをサブフレーム単位に分け、フレ
ームパターンを各サブフレームに分散させる方式におい
ては、固有なフレームパターンである（F₁F₂F₃……F_L-1
F_L）と一致する信号列を分離された信号列から検出する
ことにより同期検出を行ない、フレーム同期およびサブ
フレーム同期の確保を行なっている。フレームビットF₁
〜F_L内に伝送路監視モニタやサービスモニタ等の情報を
挿入して伝送したり１フレーム内のサブフレーム数Ｌ
や、サブフレームの構成ビット数Ｉを増やすことによ
り、回路の複雑さを増すことなく、伝送データ量に対す
るオーバーヘッドが少ない情報伝送が可能になる。

しかしながら、一度同期が外れた場合には、フレームパ
ターンである（F₁F₂F₃……F_L-1F_L）と一致する信号列を
分離された信号列から検出するためには、最悪１フレー
ム間のハンディングが必要となるために同期復帰を行う
までにかかる最悪の同期時間はＬ×Ｉ×１フレーム〔Ｓ
ＥＣ〕となりサブフレーム数Ｌやサブフレーム構成ビッ
ト数Ｉが大きくなってしまうと、一度同期が外れてから
フレームパターン（F₁F₂F₃……F_L-1F_L）を検出するまで
にかかる平均時間が大きくなっていた。

更に同方式において、固有なフレームパターンである
（F₁F₂……F_L-1F_L）を分離するためには、通常直並列変
換器を用いて入力信号を展開し、その１系列から固有な
フレームパターンの検出を行なっている。このため一度
同期が外れた場合には最悪並列展開された全系列に対し
てフレーム同期用パターンの検出を行う必要があった。

本発明は、これらの問題点を解決した回路規模の増大複
雑さを増すことなく伝送データ量に対するフレームパタ
ーン信号量のオーバーヘッドを少なくし、フレームパタ
ーンの検出が容易で、かつ、同期復帰にかかる平均時間
を縮少することができ、更には、信号の処理速度を低減
するために用いられる直並列変換器の出力のうち少なく
とも１系列を検出すれば、系全体の状態を把握すること
ができる高速大容量の伝送系に適した同期検出回路を提
供することにある。

（問題点を解決するための手段）本発明によれば、サブフレーム長ＫビットのＬ個のサブ
フレームから構成されるフレームにおいて、各サブフレ
ームにはＭ（ＫはＭの倍数）ビットのフレーム同期用パ
ターンがそれぞれ挿入されており、前記Ｍビットのフレ
ーム同期用パターンから各サブフレーム毎に順次取り出
されるＭ組のＬビット列パターンは、互いに排他的に存
在するＭ種の生成多項式から生成され且つ互いに排他的
に存在する符号長Ｌビットの巡回符号であることを特徴
とするフレーム同期方式が得られる。

本発明によれば、受信信号をＭビット毎に取り出す直並
列変換器と、該直並列変換器のＭ本の出力が接続され、
該Ｍ本の入力信号のチャネルを入れ換えてＭ本の信号を
出力することが可能なチャネル入れ換え器と、該チャネ
ル入れ換え器の出力信号の少なくても１本を入力線と
し、該入力線から取り出される符号長Ｌビットを係数と
する符号多項式と予め定められ且つ互いに排他的に存在
するＭ種の生成多項式との剰余を計算するＭ個の割算器
と、前記符号長Ｌビットと該剰余を用いて前記チャネル
入れ換え回路のチャネル入れ換え制御を行う手段とを含
むことを特徴とするフレーム同期装置が得られる。

本発明によれば、受信信号をＭビット毎に取り出す第１
の直並列変換器と、該直並列変換器のＭ本の出力が接続
され、該Ｍ本の入力信号のチャネルを入れ換えてＭ本の
信号を出力することが可能なチャネル入れ換え器と、該
チャネル入れ換え器の出力信号の少なくても１本を入力
線とし、該入力線から取り出される符号長Ｌビットを係
数とする符号多項式と予め定められ且つ互いに排他的に
存在するＭ種の生成多項式との剰余を計算するＭ個の割
算器と、前記符号長Ｌビットと該剰余を用いて前記チャ
ネル入れ換え回路のチャネル入れ換え制御を行う手段
と、前記チャネル入れ換え制御手段の制御信号を入力と
し、かつ前記チャネル入れ換え器の出力信号を並列展開
する第２の直並列変換器とを含むことを特徴とするフレ
ーム同期装置が得られる。

（実施例）本発明の実施例について説明する前に、ここでは巡回符
号について簡単に説明する。一般的に符号語を（A₀A₁A₂
…A_n-1）としたとき、A₀をｎ−１次、A₁をｎ−２次、
…、A_n-1を０次に対応させて、符号多項式F(X)を F(X)＝A_n-1+A_n-2X+_n-3X²+…+A₁X^n-2+A₀X^n-1…(1) と表すことができる。ここで符号長はｎであり、時間的
には高次の項A₀が最初に現れ、順次低次の方へと進み、
最後にA_n-1が現れるものとする。

ここで、符号長７、符号語として（C₁C₂C₃…C₇）を選ん
だとすると、符号多項式F(X)は６次の多項式で表すこと
が可能であり F₁(X)＝C₇+C₆X+C₅X²+C₄X³+C₃X⁴+C₂X⁵+C₁X⁶ …(2) と表せ、例えば、生成多項式G₁(X)として３次の多項式
を選び G₁(X)＝1+X+X³ …(3) とした場合 F₁(X)＝Q₁(X)G₁(X) …(4) を満足するQ₁(X)なる多項式が存在すれば、式(2)の多項
式は式(3)の生成多項式から生成されたことになる。こ
こで多項式Q₁(X)として、入力ビット列I＝(1110)を係数
とする多項式 Q₁(X)＝X+X²+X^３ …(5) を選び、２を法とする体を仮定すれば、 F₁(X)＝Q₁(X)G₁(X) ＝(X+X²+X³)・(1+X+X³) ＝X+X5+X6 (6) となり、符号語 ▲W¹ ₀▼＝(1100010) (7) が、入力ビット列I＝(1110)から生成されたことにな
る。この場合、入力ビット列としては、(0000)のビット
列を除いた 2⁴-1＝15種のビット列があり、それぞれの
入力ビット列に対応した符号語が生成される。

更に、刊行物“「符号理論」（宮川洋、岩垂好裕、今井
秀樹著、昭晃堂、p194〜197）”に示されているよう
に、２を法とする体において、一般にｎを符号長とした
時、生成多項式G(X)がXⁿ+1を割切る時G₁(X)から生成さ
れる符号語は巡回符号をなす。従って、式(3)の生成多
項式は、 (X⁷+1)/G₁(X)＝(X⁷+1)/(X³+X+1) ＝X⁴+X²+X+1 …(8) で、X⁷+1をX⁴+X²+X+1 で割切るので、式３の生成多項式
から生成される符号長７の符号語は巡回符号となる。即
ち、式(7)の符号語において式(9)で示された行列Ｗの各行成分は符号長７の巡回符
号となり、 ▲W¹ ₁▼＝(1100010) …(10-1) ▲W¹ ₂▼＝(1000101) …(10-2) ▲W¹ ₃▼＝(0001011) …(10-3) ▲W¹ ₄▼＝(0010110) …(10-4) ▲W¹ ₅▼＝(0101100) …(10-5) ▲W¹ ₆▼＝(1011000) …(10-6) ▲W¹ ₇▼＝(0110001) …(10-7) としたとき、▲W¹ ₁▼、▲W¹ ₂▼、…、▲W¹ ₇▼を係数と
する符号多項式は、式(3)の生成多項式で割切れること
になる。

他方、生成多項式として G₂(X)＝X³+X²+1 …(11) G₃(X)＝X+1 …(12) を選んだ場合、式(11)、(12)の生成多項式は、X⁷+1を割
り切ることが示されるので、式(11)、(12)からも同様に
符号長７の巡回符号が生成可能となる。

例えば Q₂(X)＝X²+X+1 …(13) Q₃(X)＝X⁴+X³+1 …(14) としたとき、 F₂(X)＝Q₂(X)G₂(X) ＝(X²+X+1)(X³+X²+1) ＝1+X+X⁵ …(15) F₃(X)＝Q₃(X)G₃(X) ＝(X⁴+X³+1)(X+1) ＝1+X+X³+X⁵ …(16) となり、式(15)、(16)で表わされる符号語 ▲W² ₀▼＝(0100011) …(17) ▲W³ ₀▼＝(0101011) …(18) は符号長７の巡回符号となる。

つまり ▲W² ₁▼＝(0100011) …(21-1) ▲W² ₂▼＝(1000110) …(21-2) ▲W² ₃▼＝(0001101) …(21-3) ▲W² ₄▼＝(0011010) …(21-4) ▲W² ₅▼＝(0110100) …(21-5) ▲W² ₆▼＝(1101000) …(21-6) ▲W² ₇▼＝(1010001) …(21-7) ▲W³ ₁▼＝(0101011) …(22-1) ▲W³ ₂▼＝(1010110) …(22-2) ▲W³ ₃▼＝(0101101) …(22-3) ▲W³ ₄▼＝(1011010) …(22-4) ▲W³ ₅▼＝(0110101) …(22-5) ▲W³ ₆▼＝(1101010) …(22-6) ▲W³ ₇▼＝(1010101) …(22-7) としたとき、▲W² ₁▼,▲W² ₂▼,…,▲W² ₇▼ を係数とす
る符号多項式は、式(11)の生成多項式で割切れ、▲W³ ₁
▼,▲W³ ₂▼,…,▲W³ ₇▼を係数とする符号多項式は、式
(12)の生成多項式で割切れることになる。更に、式
(3)，(11),(12)で示された生成多項式G₁(X),G₂(X),G
₃(X)は互いに排他的に存在し、２を法とする体において
同一の素因数をもたず、式(5)，(13),(14)で示された多
項式Q₁(X)，Q₂(X)，Q₃(X)が、式(3)，(11),(12)で示さ
れた生成多項式を因数にもたないので、式(10-1),(10-
2),…,(10-7)、式(21-1),(21-2),…，(21-7)及び式(22-
1),(22-2),…,(22-7)は互いに排他的に存在（それぞれ
が排他的に群をなす）することがわかる。

第１の発明を図面を参照して説明する。第１図に第１の
発明の実施例におけるフレーム構成を示す。同図におけ
るフレームは３ビット多重されており、サブフレーム長
はＮ（Ｎは３の倍数）ビット、１フレームは７個のサブ
フレームから構成されている。各サブフレームの先頭３
ビットには、それぞれフレーム同期用パターンが挿入さ
れている。図中 Fi(i=1,2,…,7)は、各サブフレームに
挿入されている３ビットのフレームビットパターンを示
しており、１フレーム内には 3×7＝21ビットのフレー
ム同期用パターンが挿入されていることになる。このフ
レーム同期用パターンとして、式(3)，(11),(12)で示し
た生成多項式から生成され、それぞれ排他的に存在する
３種の符号長７の巡回符号を選びだす。

例えば、式(10-1),(21-1)及び(22-1)で示された符号を
用い、 ▲W¹ ₁▼＝(▲C¹ ₁▼▲C¹ ₂▼▲C¹ ₃▼▲C¹ ₄▼▲C¹ ₅▼▲C¹ ₆
▼▲C¹ ₇▼)＝(1100010) (10-1′) ▲W² ₁▼＝(▲C² ₁▼▲C² ₂▼▲C² ₃▼▲C² ₄▼▲C² ₅▼▲C² ₆
▼▲C² ₇▼)＝(0100011) (21-1′) ▲W³ ₁▼＝(▲C³ ₁▼▲C³ ₂▼▲C³ ₃▼▲C³ ₄▼▲C³ ₅▼▲C³ ₆
▼▲C³ ₇▼)＝(0101011) (12-1′) とし、各サブフレームに F₁＝(▲C¹ ₁▼▲C² ₁▼▲C³ ₁▼)
…(23-1) F₂＝(▲C¹ ₂▼▲C² ₂▼▲C³ ₂▼)
…(23-2) F₃＝(▲C¹ ₃▼▲C² ₃▼▲C³ ₃▼)
…(23-3) F₄＝(▲C¹ ₄▼▲C² ₄▼▲C³ ₄▼)
…(23-4) F₅＝(▲C¹ ₅▼▲C² ₅▼▲C³ ₅▼)
…(23-5) F₆＝(▲C¹ ₆▼▲C² ₆▼▲C³ ₆▼)
…(23-6) F₇＝(▲C¹ ₇▼▲C² ₇▼▲C³ ₇▼)
…(23-7) となるようにフレーム同期用パターンが挿入される。

第２図に、第１の発明によるフレーム同期方式の実施例
を示す。同図において、201は高次群入力データS_IN、202
は高次群入力クロックCKL_IN、203は直並列変換回路、204
はチャネル入換回路、205は１／３分周回路、206₁〜206₃
は割算器、207₁は同期制御回路208₁〜208₃は低次群出力
データS_OUTである。

同図において、高次群入力データ(S_IN)201から第１図に
示されたフレームによるデータが入力され、高次群クロ
ック信号202 とともに直並列変換回路の入力信号とな
る。この受信信号のうち、高次群入力データ201 は３ビ
ット毎に取り出されて３系列の出力情報となり、この３
系列の出力情報はチャネル入換回路204 の入力情報とな
る。更に、このチャネル入換回路204 は後述するような
同期制御回路207 からの出力情報を用いてチャネルの切
り換えを行なった後、３系列の情報を低次群出力データ
(S_OUT)208₁〜208₃に出力する。このチャネル入換制御
は、一度同期を引き込めば、その後のチャネル制御はそ
の状態の保持をすれぱよく、高速制御を行う必要はな
い。また、ここでのチャネル入れ換え回路は、各入力を
任意の出力に接続する機能は必要ではなく、ここでのチ
ャネル入れ換え制御はシーケンシャルなチャネル入換を
行うだけで良い。例えば、低次群出力データ208₁に系列
Ａ、低次群出力データ208₂に系列Ｂ、低次群出力データ
208₃に系列Ｃが出力されている場合、チャネル入換回路
204 は、低次群出力データ208₁に系列Ｂ、低次群出力デ
ータ208₂に系列Ｃ、低次群出力データ208₃に系列Ａ、ま
たは、低次群出力データ208₁に系列Ｃ、低次群出力デー
タ208₂に系列Ａ、低次次群出力データ208₃に系列Ｂを出
力するようなシーケンシャルなチャネル入換制御を行う
ことができる。この直並列変換回路 203を用いて３系列
に展開された低次群出力データ208₁〜208₃には、第１の
発明の一実施例である図１に示したフレームに挿入され
ているフレーム同期用パターンが、それぞれ７ビットず
つに分離されて挿入されていることになる。

以下では、同期状態の確保及び、非同期状態におけるハ
ンディング制御について、順次説明する。

先ず同期状態においては低次群出力データ208₁には、式
(10-1′)、低次群出力データ208₂には式(21-1′)、低次
群出力データ208₃には式(22-1′)で示した符号長７の巡
回符号をなすフレーム同期用パターンがＮ／３ビット毎
に１ビットずつ現われることになる。つまり各低次群出
力データ208₁〜208₃においては、式(10-1′),(21-1′),
(22-1′)で示された巡回符号をそれぞれフレームパター
ンとする１サブフレーム長Ｎ／３ビット、サブフレーム
数７のフレームを構成することになる。割算器206₁〜20
6₃は、チャネル入換回路204 の出力のうちの１系列であ
る低次群出力データ208₃をＮ／３ビット（低次群データ
のサブフレーム周期）毎に取り込み、この順次取り込ま
れた７ビットパターンを符号語とする符号多項式を形成
する。割算器206₁は、この符号多項式と、式(3)で示し
た生成多項式G₁(X)との割算を低次群データのフレーム
周期毎に行なう。同様に割算器206₂は式(11)で示した生
成多項式G₂(X)、割算器206₃は式(12)で示した生成多項式
G₃(X)との割算を行なう。同期状態においては、割算器2
06₁〜206₃では、式(16)で示したビット列からなる符号
多項式を形成するので、割算器206₃の剰余だけが零とな
ず。割算器206₁〜206₃は低次群データのフレーム周期毎
に送られてくる７ビットパターンと剰余を同期制御回路
207に送信する。同期制御回路207 においては、これら
の剰余の結果と低次群データのフレーム周期毎に送られ
てくる７ビットパターンが式(22-1′)で示したパターン
の一致を確認することにより、同期状態の確保、確認を
行う。ここで、同期状態の確保については、各低次群出
力データ208₁〜208₃対応に、同期確保機能をもたせる構
成もできる。

次に、非同期状態に陥った場合のハンディング制御につ
いて説明する。非同期状態においては、先ず低次群出力
データ208₃に送られてくる系列が式(10-1′),(21-1′),
(22-1′)で示された巡回符号をなす３種のフレーム同期
用パターンのうち、いずれの系であるのかの検出を行な
う。このために、割算器206₁〜206₃は低次群出力データ
208₃の信号を低次群データのサ力フレーム周期で取り込
む。そして、低次群データのフレーム周期毎に、７ビッ
トパターンを符号語とする符号多項式と、式(3)で示し
た生成多項式G₁(X)、式(11)で示した生成多項式G₂(X)、お
よび式(12)で示した生成多項式G₃(X)との割算をそれぞ
れの割算器206₁〜206₃にて行なう。同期制御回路207 に
おいては、割算器206₁〜206₃の割算の剰余を調べる。い
ずれの剰余も非零であるならば、低次群出力データ208₃
から割算器206₁〜206₃が低次群データのサブフレーム周
期毎に取り込む位相を１ビットシフトさせる。この操作
を割算器206₁〜206₃の剰余のいずれかが零となるまで行
なう。割算器206₁〜206₃のいずれの剰余も非零であると
いうことは、各割算器206₁〜206₃に低次群のサブフレー
ム周期毎に取り込まれるビットパターンは、第１図のフ
レームに挿入されたフレーム同期用パターン以外、つま
りは、式(10-1′),(21-1′),(22-1′)で示した巡回符号
をなすフレーム同期用パターン以外の情報であることを
意味する。他方、割算器206₁〜206₃のいずれかの剰余が
零であるということは、低次群出力データ208₃内に、低
次群データのサブフレーム周期で１ビットずつ分散して
挿入されている３種のフレーム同期用パターン群いずれ
か１つを検出したことを意味する。同期制御回路207 に
おいては、割算器206₁〜206₃のいずれの剰余が零になっ
たのかの判定を行なう。つまり、割算器206₁の剰余が零
となった場合には、式(10-1′)で示した符号群、割算器
206₂の剰余が零の場合には、式(21-1′)で示した符号
群、割算器206₃の剰余が零の場合には、式(22-1′)で示
した符号群をフレーム同期用パターンとする低次群デー
タ系列が、低次群出力データ208₃に送信されていると判
定する。この判定条件を基づき同期制御回路207 は、チ
ャネル入換回路204 に制御情報を送り、シーケンシャル
なチャネル入換を行ない、低次群出力データ208₃に式(2
2-1′)で示した符号列をフレーム同期用パターンとする
低次群データ系列を送信するように制御する。これによ
り、直並列変換回路 203で並列展開された全ての系列を
検索することなしに、チャネル入換制御が可能となる。
この場合であっても、割算器206₁〜206₃に低次群データ
のサブフレーム周期で取り込まれるフレーム同期用パタ
ーンは式(22-1′)で示された符号列と全く同じ順番で取
り込まれるとは限らず割算器206₁〜206₃に低次群データ
のフレーム周期毎に取り込まれる７ビット列と式(22-
1′)で示した符号の間には、位相差が存在する可能性が
ある。つまり、各低次群出力データ208₁〜208₃において
は、サブフレーム同期が確保されたにすぎない。同期制
御回路207 においては、いずれの割算器206₁〜206₃の剰
余が零であるのかの情報に基づきチャネル入換回路のシ
ーケンシャルなチャネル入換を行なった後に、割算器20
6₁〜206₃に取り込まれる７ビット列の情報と式(22-1′)
の符号列の位相差を検出し、すみやかなフレーム同期確
保を行なう。なお、このフレーム同期の確保過程は、チ
ャネル入換回路204 のシーケンシャルなチャネル入換を
行う前の、割算器206₁〜206₃のいずれかの剰余が零にな
ったと同時に行うことが可能である。例えば、割算器20
6₁の剰余が零となったときには、割算器206₁〜206₃に取
り込まれる７ビット列と式(10-1′)で示した符号列との
位相差を検出するとともにシーケンシャルなチャネル入
換を行うことにより、チャネル入換制御およびフレーム
同期確保の一括処理が可能となる。

低次群出力データ208₁〜208₃のサブフレームビット数は
Ｎ／３ビットであるので、一度、非同期状態に陥ってか
ら、チャネル入換制御並びにフレーム同期の確保を行う
までに要する最悪なハンティング回数は、Ｎ／３−１回
となり、すみやかな同期処理が可能となる。

第３図は、第１の発明によるフレーム同期方式の実施例
を示す。同図において、301は高軟群入力データ(S_IN)、3
02は高次群入力クロック(CLK_IN)、303 は第１の直並列
変換回路、304はチャネル入換回路、305は１／３分周回
路、306₁〜306₃は割算器、307は同期制御回路、309₁〜30
9₂は第２の直並列変換回路、310₁〜310₉は低次群出力デ
ータ（S_OUT11〜S_OUT13，S_OUT21〜S_OUT23，S_OUT31〜S
_OUT33）である。

同図における高次群入力データ(S_IN)301、高次群出力デ
ータ(CLK_IN)302、第１の直並列変換回路303、第１のチャ
ネル入換回路304 、１／３分周回路305、割算器306₁〜30
6₃、同期制御回路307 は第２図で示した高軟群入力デー
タ(S_IN)201、高次群出力データ(CLK_IN)202、直並列変換
回路203、チャネル入換回路204、１／３文集回路205、割算
器206₁〜206₃、および同期制御回路207 と同様な処理を
行ないチャネル入換回路304 の出力においてはチャネル
入換制御、フレーム同期の確保されている。直並列変換
回路309₁〜309₃においては、チャネル制御回路304 の出
力である３系列をそれぞれ３ビットずつ展開する。つま
り、低次群出力データ（S_OUT11〜S_OUT33）310₁〜310₉に
は、高次群入力データ(S_IN)301が９ビット展開された非
常に低速化された信号が現われることになる。同期制御
回路307 においては、第２図で示した制御の他に、チャ
ネル入換回路304 の出力信号データ308₃に挿入されてい
るフレーム同期用パターンと式(22-1′)で示された符号
列間の位相差を検出し、直並列変換回路309₁〜909₃にお
いて３系列展開される出力のシーケンシャル制御を行な
う。これにより、低次群出力データ310₁〜310₉をモニタ
することなしに直並列変換器309₁〜309₃の出力系列のシ
ーケンシャルな制御が可能となる。

以上、１フレーム内のサブフレーム数７、高次群データ
の各サブフレームに挿入されるフレーム同期用パターン
ビット数３、巡回符号の符号長７、生成多項式X³+X+1,X
³+X²+1,X+1の場合を例に挙げて説明してきたが、本発明
はこれらの組み合せに限られるものではなく、例えば高
次群データの各サブフレームに挿入されるフレーム同期
用パターンビット数を大きくすれば、より処理速度を低
速化することが可能となる。また、符号多項式と生成多
項式との割算を行なう割算器206₁〜206₃、306₁〜306
₃は、シフトレジスタとｍod２の加算器を用いることに
より容易に構成することが可能であり、回路の簡易化、
小規模化を図ることができる。

（発明の効果）このように本発明による同期方式を用いれば、同期検出
が容易で、同期動作を低減して行うことができ、また、
高次群データで特にフレーム構成を意識することなし
に、系全体の状態の把握が可能であり、更には、平均非
同期継続時間が従来の構成による同期方式に比べ著しく
改善されていることがわかる。

この発明はこのように高速・高容量な伝送系に適した同
期方式であり、将来より一層高速・大容量化される伝送
系への応用にその活用が期待されるものである。

【図面の簡単な説明】

第１図は本発明の実施例におけるフレーム構成を示す
図、第２図、第３図は本発明の実施例を示すブロック
図、第４図、第５図は従来例におけるフレーム構成を示
す図である。図において、201、301高次群入力データS_IN、202、302
高次群入力クロックCLK_IN、203、303直並列変換回路、20
4、305チャネル入換回路、205、305１／３分周回路、206₁
〜206₃、306₁〜306₃割算器、、207、307同期制御回路、20
8₁〜208₃低次群出力データ、309₁〜309₃直並列変換回
路、310₁〜310₉低次群出力データ。

Claims

【特許請求の範囲】

【請求項１】サブフレーム長ＫビットのＬ個のサブフレ
ームから構成されるフレームにおいて、各サブフレーム
にはＭ（ＫはＭの倍数）ビットのフレーム同期用パター
ンがそれぞれ挿入されており、前記Ｍビットのフレーム
同期用パターンから各サブフレーム毎に順次取り出され
るＭ組のＬビット列パターンは、互いに排他的に存在す
るＭ種の生成多項式から生成され且つ互いに排他的に存
在する符号長Ｌビットの巡回符号であることを特徴とす
るフレーム同期方式。
【請求項２】受信信号をＭビット毎に取り出す直並列変
換器と、該直並列変換器のＭ本の出力が接続され、該Ｍ
本の入力信号のチャネルを入れ換えてＭ本の信号を出力
することが可能なチャネル入れ換え器と、該チャネル入
れ換え器の出力信号の少なくても１本を入力線とし、該
入力線から取り出される符号長Ｌビットを係数とする符
号多項式と予め定められ且つ互いに排他的に存在するＭ
種の生成多項式との剰余を計算するＭ個の割算器と、前
記符号長Ｌビットと該剰余を用いて前記チャネル入れ換
え回路のチャネル入れ換え制御を行う手段とを含むこと
を特徴とするフレーム同期装置。
【請求項３】受信信号をＭビット毎に取り出す第１の直
並列変換器と、該直並例変換器のＭ本の出力が接続さ
れ、該Ｍ本の入力信号のチャネルを入れ換えてＭ本の信
号を出力することが可能なチャネル入れ換え器と、該チ
ャネル入れ換え器の出力信号の少なくても１本を入力線
とし、該入力線から取り出される符号長Ｌビットを係数
とする符号多項式と予め定められ且つ互いに排他的に存
在するＭ種の生成多項式との剰余を計算するＭ個の割算
器と、前記符号長Ｌビットと該剰余を用いて前記チャネ
ル入れ換え回路のチャネル入れ換え制御を行う手段と、
前記チャネル入れ換え制御手段の制御信号を入力とし、
かつ前記チャネル入れ換え器の出力信号を並列展開する
第２の直並列変換器とを含むことを特徴とするフレーム
同期装置。