JPH0736553B2 - フレーム同期方法及び装置 - Google Patents
フレーム同期方法及び装置Info
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- JPH0736553B2 JPH0736553B2 JP61201042A JP20104286A JPH0736553B2 JP H0736553 B2 JPH0736553 B2 JP H0736553B2 JP 61201042 A JP61201042 A JP 61201042A JP 20104286 A JP20104286 A JP 20104286A JP H0736553 B2 JPH0736553 B2 JP H0736553B2
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- Time-Division Multiplex Systems (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、基幹伝送系，公衆網，加入者系等のディジ
タル伝送系に用いられる同期方法及び装置に関するもの
である。
タル伝送系に用いられる同期方法及び装置に関するもの
である。
伝送媒体として行ファイバを用いた伝送技術の進展は目
覚ましいものがあり、伝送情報量としては数百Mbps〜数
Gbps程度の伝送が可能になりつつある。大容量化された
ディジタル伝送系を有効に使用する上で、時分割多重方
式が考えられるが高速処理が必要となるため、フレーム
構成をできるだけ簡単にして、回路の小規模化，簡易化
をはかっている。その１つの方式として、ビット単位の
時分割多重方式があり、第６図は、この多重方式の一般
的なフレーム構成図である。同図においては、１フレー
ムはＫビットで構成され、１フレームをビット単位でＫ
チャネルに分け、そのうちの１チャネルをフレームチャ
ネルに割り当てており、Ｆはフレームチャネル、＃１〜
＃Ｋ−１はビット単位のＫ−１個のチャネルである。こ
の技術については、昭和60年度電子通信学会情報システ
ム部門．全国大会講演論文集分冊２に、明石文雄他によ
って発表された“1.2Gbps光ループ型LANの構成",P.74に
記載されている。この方式においては、ビット多重する
ときに固有フレームパターンが１ビットずつ数フレーム
単位にフレームチャネル（Ｆ）に挿入されており、同期
検出においては、チャネル単位にデータを分離した後任
意のチャネルから分離された信号列が挿入した固有フレ
ームパターンと一致するかどうかでフレームチャネルを
検出し同期検出を行なっている。
覚ましいものがあり、伝送情報量としては数百Mbps〜数
Gbps程度の伝送が可能になりつつある。大容量化された
ディジタル伝送系を有効に使用する上で、時分割多重方
式が考えられるが高速処理が必要となるため、フレーム
構成をできるだけ簡単にして、回路の小規模化，簡易化
をはかっている。その１つの方式として、ビット単位の
時分割多重方式があり、第６図は、この多重方式の一般
的なフレーム構成図である。同図においては、１フレー
ムはＫビットで構成され、１フレームをビット単位でＫ
チャネルに分け、そのうちの１チャネルをフレームチャ
ネルに割り当てており、Ｆはフレームチャネル、＃１〜
＃Ｋ−１はビット単位のＫ−１個のチャネルである。こ
の技術については、昭和60年度電子通信学会情報システ
ム部門．全国大会講演論文集分冊２に、明石文雄他によ
って発表された“1.2Gbps光ループ型LANの構成",P.74に
記載されている。この方式においては、ビット多重する
ときに固有フレームパターンが１ビットずつ数フレーム
単位にフレームチャネル（Ｆ）に挿入されており、同期
検出においては、チャネル単位にデータを分離した後任
意のチャネルから分離された信号列が挿入した固有フレ
ームパターンと一致するかどうかでフレームチャネルを
検出し同期検出を行なっている。
また他の方法としてフレームをサブフレーム単位に分
け、フレームパターンを各サブフレームに分散させる方
式があり、第７図はその方式の一般的なフレーム構成図
である。同図においては、１フレームをＬ個のサブフレ
ームに分け、各サブフレームは、１ビット単位であり、
１フレームは（１×Ｌ）ビットの構成になっており、各
サブフレームの先頭１ビットに順次にフレームパターン
が１ビットずつ挿入されている。Fi（ｉ＝1,2…,L）は
各サブフレームの先頭１ビットに挿入されるフレームビ
ット、＃１〜＃Ｌは１ビット単位のサブフレームを示
す。この技術については、昭和58年研究実用化報告第32
巻第３号に吉開範章他によって発表された“Ｆ−400M方
式端局中継装置の設計と特性",P597〜608に記載されて
いる。この方式においては（F1F2F3……FL-1FL）がフレ
ームパターンとなっており、同期検出においては、分離
された信号列から（F1F2F3……FL-1FL）なるフレームパ
ターンを検出することによって同期検出を行なってい
る。フレームパターンをフレームビットであるF1〜FLの
全てに挿入する必要はなく、例えば、フレームパターン
がフレームビットF1F3F5……に挿入されている場合には
残りのフレームビットF2,F4F6……を用いて伝送路監視
用モニタやサービスモニタ等の情報を伝送することも可
能である。
け、フレームパターンを各サブフレームに分散させる方
式があり、第７図はその方式の一般的なフレーム構成図
である。同図においては、１フレームをＬ個のサブフレ
ームに分け、各サブフレームは、１ビット単位であり、
１フレームは（１×Ｌ）ビットの構成になっており、各
サブフレームの先頭１ビットに順次にフレームパターン
が１ビットずつ挿入されている。Fi（ｉ＝1,2…,L）は
各サブフレームの先頭１ビットに挿入されるフレームビ
ット、＃１〜＃Ｌは１ビット単位のサブフレームを示
す。この技術については、昭和58年研究実用化報告第32
巻第３号に吉開範章他によって発表された“Ｆ−400M方
式端局中継装置の設計と特性",P597〜608に記載されて
いる。この方式においては（F1F2F3……FL-1FL）がフレ
ームパターンとなっており、同期検出においては、分離
された信号列から（F1F2F3……FL-1FL）なるフレームパ
ターンを検出することによって同期検出を行なってい
る。フレームパターンをフレームビットであるF1〜FLの
全てに挿入する必要はなく、例えば、フレームパターン
がフレームビットF1F3F5……に挿入されている場合には
残りのフレームビットF2,F4F6……を用いて伝送路監視
用モニタやサービスモニタ等の情報を伝送することも可
能である。
第６図に示されたようなビット多重方式においては、フ
レームチャネル（Ｆ）として、１フレームＫビット中１
ビットを使用している。回路の小規模化，簡易化をはか
るためには、１フレームを構成するＫの長さはあまり大
きくすることはできないため、伝送データ量におけるフ
レームパターンの信号量が1/Kと大きくなっている。こ
のオーバーヘッドは伝送容量を増大高速化するに従って
大きくなることが予想され、更にシステムの信頼性やサ
ービス性等を考えると、伝送路監視モニタやサービスモ
ニタ等の情報を伝送するチャネルも必要となり、この傾
向は著しく増大することになる。また、第７図に示され
たような、フレームをサブフレーム単位に分け、フレー
ムパターンを各サブフレームに分散させる方式において
は、固有なフレームパターンである（F1F2F3……F
L-1FL）と一致する信号列を分離された信号列から検出
することにより同期検出を行ない、フレーム同期および
サブフレーム同期の確保を行なっている。フレームビッ
トF1〜FL内に伝送路監視モニタやサービスモニタ等の情
報を挿入して伝送したり１フレーム内のサブフレーム数
Ｌや、サブフレームの構成ビット数Ｉを増やすことによ
り、回路の複雑さを増すことなく、伝送データ量に対す
るオーバーヘッドが少ない情報伝達が可能になる。
レームチャネル（Ｆ）として、１フレームＫビット中１
ビットを使用している。回路の小規模化，簡易化をはか
るためには、１フレームを構成するＫの長さはあまり大
きくすることはできないため、伝送データ量におけるフ
レームパターンの信号量が1/Kと大きくなっている。こ
のオーバーヘッドは伝送容量を増大高速化するに従って
大きくなることが予想され、更にシステムの信頼性やサ
ービス性等を考えると、伝送路監視モニタやサービスモ
ニタ等の情報を伝送するチャネルも必要となり、この傾
向は著しく増大することになる。また、第７図に示され
たような、フレームをサブフレーム単位に分け、フレー
ムパターンを各サブフレームに分散させる方式において
は、固有なフレームパターンである（F1F2F3……F
L-1FL）と一致する信号列を分離された信号列から検出
することにより同期検出を行ない、フレーム同期および
サブフレーム同期の確保を行なっている。フレームビッ
トF1〜FL内に伝送路監視モニタやサービスモニタ等の情
報を挿入して伝送したり１フレーム内のサブフレーム数
Ｌや、サブフレームの構成ビット数Ｉを増やすことによ
り、回路の複雑さを増すことなく、伝送データ量に対す
るオーバーヘッドが少ない情報伝達が可能になる。
しかしながら、一度同期が外れた場合には、フレームパ
ターンである（F1F2F3……FL-1FL）と一致する信号列を
分離された信号列から検出するためには、最悪１フレー
ム間のハンティングが必要となるために、同期復帰を行
うまでにかかる最悪の同期時間はＬ×Ｉ×１フレーム
〔SEC〕となり、サブフレーム数Ｌやサブフレーム構成
ビット数Ｉが大きくなってしまうと、一度同期が外れて
からフレームパターン（F1F2F3……FL-1FL）を検出する
までにかかる平均時間が大きくなっていた。本発明は、
これらの問題点を解決した回路規模の増大複雑さを増す
ことなく伝送データ量に対するフレームパターン信号量
のオーバーヘッドを少なくし、フレームパターンの検出
が容易でかつ、同期復帰にかかる平均時間を縮少するこ
とができる高速大容量の伝送系に適した同期検出回路を
提供することにある。
ターンである（F1F2F3……FL-1FL）と一致する信号列を
分離された信号列から検出するためには、最悪１フレー
ム間のハンティングが必要となるために、同期復帰を行
うまでにかかる最悪の同期時間はＬ×Ｉ×１フレーム
〔SEC〕となり、サブフレーム数Ｌやサブフレーム構成
ビット数Ｉが大きくなってしまうと、一度同期が外れて
からフレームパターン（F1F2F3……FL-1FL）を検出する
までにかかる平均時間が大きくなっていた。本発明は、
これらの問題点を解決した回路規模の増大複雑さを増す
ことなく伝送データ量に対するフレームパターン信号量
のオーバーヘッドを少なくし、フレームパターンの検出
が容易でかつ、同期復帰にかかる平均時間を縮少するこ
とができる高速大容量の伝送系に適した同期検出回路を
提供することにある。
本発明によれば、Ｎ（Ｎは整数）個のサブフレームに分
割され各サブフレームはＭビット構成をとるフレームの
各サブフレームの１ビットを選定し、この選定したＮビ
ットをＫ個の系列（ＫはＮの因数）に展開し、その１系
列にN/Kビットからなるフレーム同期用パターンを順次
挿入し、残りのＫ−１個の系列の１系列には、生成多項
式から生成される１ワードN/KビットからなるＫ−１個
の系列の巡回符号が順次挿入されていることを特徴とす
るフレーム同期方法が得られる。
割され各サブフレームはＭビット構成をとるフレームの
各サブフレームの１ビットを選定し、この選定したＮビ
ットをＫ個の系列（ＫはＮの因数）に展開し、その１系
列にN/Kビットからなるフレーム同期用パターンを順次
挿入し、残りのＫ−１個の系列の１系列には、生成多項
式から生成される１ワードN/KビットからなるＫ−１個
の系列の巡回符号が順次挿入されていることを特徴とす
るフレーム同期方法が得られる。
また、本発明によれば、前記展開されたＫ個の系列（Ｋ
はＮの因数）系列に、生成多項式から生成される１ワー
ドN/Kビットからなる巡回符号をなすフレーム同期用パ
ターンを順次挿入し、残りのＫ−１個の系列には、前記
生成多項式から生成される１ワードN/Kからなる巡回符
号のうち、前記フレーム同期用パターンであるN/Kビッ
トを巡回させたビット列を係数とするN/K種の符号多項
式と排他的に存在する巡回符号が順次挿入されているこ
とを特徴とするフレーム同期方法が得られる。
はＮの因数）系列に、生成多項式から生成される１ワー
ドN/Kビットからなる巡回符号をなすフレーム同期用パ
ターンを順次挿入し、残りのＫ−１個の系列には、前記
生成多項式から生成される１ワードN/Kからなる巡回符
号のうち、前記フレーム同期用パターンであるN/Kビッ
トを巡回させたビット列を係数とするN/K種の符号多項
式と排他的に存在する巡回符号が順次挿入されているこ
とを特徴とするフレーム同期方法が得られる。
なた、本発明によれば、Ｍ（Ｍは整数）本の並列送信情
報を直列情報に変換する第一の並直列変換器と、Ｋ本
（ＫはＮの因数）の並列送信情報を直列情報に変換する
第二の並直列変換器と、フレーム同期用パターンを発生
させるフレームパターン発生器と、予め定められた生成
多項式から生成される１ワードＮ（Ｎは整数）ビットの
巡回符号を発生する巡回符号発生器を具備し、前記フレ
ームパターン発生器と前記巡回符号発生器の出力は前記
第二の並直列変換器にそれぞれ接続され、更に、前記第
二の並直列変換器の出力は前記第一の並直列変換器のＭ
本の入力端子の何れかに接続されていることを特徴とす
るフレーム同期装置が得られる。
報を直列情報に変換する第一の並直列変換器と、Ｋ本
（ＫはＮの因数）の並列送信情報を直列情報に変換する
第二の並直列変換器と、フレーム同期用パターンを発生
させるフレームパターン発生器と、予め定められた生成
多項式から生成される１ワードＮ（Ｎは整数）ビットの
巡回符号を発生する巡回符号発生器を具備し、前記フレ
ームパターン発生器と前記巡回符号発生器の出力は前記
第二の並直列変換器にそれぞれ接続され、更に、前記第
二の並直列変換器の出力は前記第一の並直列変換器のＭ
本の入力端子の何れかに接続されていることを特徴とす
るフレーム同期装置が得られる。
また、本発明によれば、受信信号をＭ（Ｍは整数）ビッ
ト毎に取り出す第一の直並列変換器と、該第一の直並列
変換器の出力のうち少なくとも１系列に接続され、この
１系列をＫ（Ｋは整数）個の系列に展開する第二の直並
列変換器と、該第二の直並列変換器の出力のうち少なく
とも１系列から取り出されたN/Kビット（ＮはＫの倍
数）を係数とする符号多項式と予め定められた生成多項
式との剰余を計算する手段と、該剰余の結果と前記第二
の直並列変換器の出力に接続されこのデータ列から取り
出されたＫ個の系列のN/Kビット列を用いて同期検出を
行う手段を含むことを特徴とするフレーム同期装置が得
られる。
ト毎に取り出す第一の直並列変換器と、該第一の直並列
変換器の出力のうち少なくとも１系列に接続され、この
１系列をＫ（Ｋは整数）個の系列に展開する第二の直並
列変換器と、該第二の直並列変換器の出力のうち少なく
とも１系列から取り出されたN/Kビット（ＮはＫの倍
数）を係数とする符号多項式と予め定められた生成多項
式との剰余を計算する手段と、該剰余の結果と前記第二
の直並列変換器の出力に接続されこのデータ列から取り
出されたＫ個の系列のN/Kビット列を用いて同期検出を
行う手段を含むことを特徴とするフレーム同期装置が得
られる。
また、本発明によれば、Ｍ（Ｍは整数）本の並列送信情
報を直列情報に変換する第一の並直列変換器と、Ｋ本
（ＫはＮの因数）の並列送信情報を直列情報に変換する
第二の並直列変換器と、フレーム同期用パターンを発生
させるフレームパターン発生器と、予め定められた生成
多項式から生成される１ワードＮ（Ｎは整数）ビットの
巡回符号を発生する巡回符号発生器を具備し、前記フレ
ームパターン発生器と前記巡回符号発生器の出力は前記
第二の並直列変換器にそれぞれ接続され、更に、前記第
二の並直列変換器の出力は前記第一の並直列変換器のＭ
本の入力端子の何れかに接続され、前記直列情報を送出
する送信装置と、 受信された直列情報をＭビット毎に取り出す第一の直並
列変換器と、該第一の直並列変換器の出力のうち少なく
とも１系列に接続され、この１系列をＫ個の系列に展開
する第二の直並列変換器と、該第二の直並列変換器の出
力のうち少なくとも１系列から取り出されたN/Kビット
を係数とする符号多項式と予め定められた生成多項式と
の剰余を計算する手段と、該剰余の結果と前記第二の直
並列変換器の出力に接続されこのデータ列からから取り
出されたＫ個の系列のN/Kビット列を用いて同期検出を
行う手段を含む受信装置とから構成されることを特徴と
するフレーム同期装置が得られる。
報を直列情報に変換する第一の並直列変換器と、Ｋ本
（ＫはＮの因数）の並列送信情報を直列情報に変換する
第二の並直列変換器と、フレーム同期用パターンを発生
させるフレームパターン発生器と、予め定められた生成
多項式から生成される１ワードＮ（Ｎは整数）ビットの
巡回符号を発生する巡回符号発生器を具備し、前記フレ
ームパターン発生器と前記巡回符号発生器の出力は前記
第二の並直列変換器にそれぞれ接続され、更に、前記第
二の並直列変換器の出力は前記第一の並直列変換器のＭ
本の入力端子の何れかに接続され、前記直列情報を送出
する送信装置と、 受信された直列情報をＭビット毎に取り出す第一の直並
列変換器と、該第一の直並列変換器の出力のうち少なく
とも１系列に接続され、この１系列をＫ個の系列に展開
する第二の直並列変換器と、該第二の直並列変換器の出
力のうち少なくとも１系列から取り出されたN/Kビット
を係数とする符号多項式と予め定められた生成多項式と
の剰余を計算する手段と、該剰余の結果と前記第二の直
並列変換器の出力に接続されこのデータ列からから取り
出されたＫ個の系列のN/Kビット列を用いて同期検出を
行う手段を含む受信装置とから構成されることを特徴と
するフレーム同期装置が得られる。
同期検出を行なう上で、回路規模の小規模化，簡易化を
図ることが望ましく、伝送路上のフレーム構成をサブフ
レーム単位に分割し各サブフレームの先頭１ビットを取
り出し、この取り出されたＮビットをＫ系列（ＫはＮの
因数）に展開し、その１系列に（N/K）ビットからなる
フレーム同期用ビットを分散して挿入し、同期検出に於
いては、この挿入されたフレームビットを取り出すこと
によりフレームパターンの検出、即ち同期検出が可能で
あるので、同期検出回路に要求される動作速度は低減さ
れ回路の小規模化，簡単化を図り、高速，大容量な伝送
系に適した同期検出回路を構成することが可能になり、
１フレーム内のサブフレーム数やサブフレームの構成ビ
ット数を増せば、伝送データ量に対するフレームパター
ンの信号量のオーバーヘッドを低減した伝送系を実現す
ることが期待される。また、同期検出に於いては、巡回
符号の性質を用いて分離された信号の１系列から取り出
された１ワード（N/K）ビットを係数とする符号多項式
と生成多項式との剰余を計算することにより、フレーム
内に挿入されている巡回符号パターンの検出を行い、こ
の後にフレームパターンを検索することにより、すみや
かにかつ容易にフレーム同期の確保が可能となる。更
に、前記巡回符号を生成する前記入力ビット列として伝
送路監視情報等を用い、受信側において前記生成多項式
との商を計算することにより伝送路監視情報等の情報も
前記巡回符号を用いて伝送可能となる。
図ることが望ましく、伝送路上のフレーム構成をサブフ
レーム単位に分割し各サブフレームの先頭１ビットを取
り出し、この取り出されたＮビットをＫ系列（ＫはＮの
因数）に展開し、その１系列に（N/K）ビットからなる
フレーム同期用ビットを分散して挿入し、同期検出に於
いては、この挿入されたフレームビットを取り出すこと
によりフレームパターンの検出、即ち同期検出が可能で
あるので、同期検出回路に要求される動作速度は低減さ
れ回路の小規模化，簡単化を図り、高速，大容量な伝送
系に適した同期検出回路を構成することが可能になり、
１フレーム内のサブフレーム数やサブフレームの構成ビ
ット数を増せば、伝送データ量に対するフレームパター
ンの信号量のオーバーヘッドを低減した伝送系を実現す
ることが期待される。また、同期検出に於いては、巡回
符号の性質を用いて分離された信号の１系列から取り出
された１ワード（N/K）ビットを係数とする符号多項式
と生成多項式との剰余を計算することにより、フレーム
内に挿入されている巡回符号パターンの検出を行い、こ
の後にフレームパターンを検索することにより、すみや
かにかつ容易にフレーム同期の確保が可能となる。更
に、前記巡回符号を生成する前記入力ビット列として伝
送路監視情報等を用い、受信側において前記生成多項式
との商を計算することにより伝送路監視情報等の情報も
前記巡回符号を用いて伝送可能となる。
本発明の実施例について説明する前に、ここでは巡回符
号について簡単に説明する。一般的に符号語を（A0A1A2
……An-1）としたとき、A0をｎ−１次、A1をｎ−２次、
…、An-1を０次に対応させて、符号多項式Ｆ（Ｘ）を Ｆ（Ｘ）＝An-1＋An-2X＋An-3X2＋…＋A1Xn-2＋A0Xn-1
……（１） と表すことができる。ここで符号長はｎであり、時間的
には高次の項A0が最初に現れ、順次低次の方へと進み、
最後にAn-1が現れるものとする。
号について簡単に説明する。一般的に符号語を（A0A1A2
……An-1）としたとき、A0をｎ−１次、A1をｎ−２次、
…、An-1を０次に対応させて、符号多項式Ｆ（Ｘ）を Ｆ（Ｘ）＝An-1＋An-2X＋An-3X2＋…＋A1Xn-2＋A0Xn-1
……（１） と表すことができる。ここで符号長はｎであり、時間的
には高次の項A0が最初に現れ、順次低次の方へと進み、
最後にAn-1が現れるものとする。
ここで、符号長７、符号語として（C1C2C3…C7）を選ん
だとすると、符号多項式Ｆ（Ｘ）は６次の多項式で表す
ことが可能であり Ｆ（Ｘ）＝C7＋C6X＋C5X2＋C4X3＋C3X4＋C2X5＋C1X6 …
…（２） と表せ、例えば、生成多項式Ｇ（Ｘ）として３次の多項
式を選び Ｇ（Ｘ）＝１＋Ｘ＋X3 ……（３） とした場合、 Ｆ（Ｘ）＝Ｑ（Ｘ）Ｇ（Ｘ） ……（４） を満足するＱ（Ｘ）なる多項式が存在すれば、式（２）
の多項式は式（３）の生成多項式から生成されたことに
なる。ここで多項式Ｑ（Ｘ）として、入力ビット列Ｉ＝
（1110）を係数とする多項式 Ｑ（Ｘ）＝Ｘ＋X2＋X3 ……（５） を選び、２を法とする体を仮定すれば、 Ｆ（Ｘ）＝Ｑ（Ｘ）Ｇ（Ｘ） ＝（Ｘ＋X2＋X3）・（１＋Ｘ＋X3） ＝Ｘ＋X5＋X6 ……（６） となり、符号語 W0＝（1100010） ……（７） が、入力ビット列Ｉ＝（1110）から生成されたことにな
る。この場合、入力ビット列としては、（0000）のビッ
ト列を除いた24−１＝15種のビット列があり、それぞれ
の入力ビット列に対応した符号語が生成される。
だとすると、符号多項式Ｆ（Ｘ）は６次の多項式で表す
ことが可能であり Ｆ（Ｘ）＝C7＋C6X＋C5X2＋C4X3＋C3X4＋C2X5＋C1X6 …
…（２） と表せ、例えば、生成多項式Ｇ（Ｘ）として３次の多項
式を選び Ｇ（Ｘ）＝１＋Ｘ＋X3 ……（３） とした場合、 Ｆ（Ｘ）＝Ｑ（Ｘ）Ｇ（Ｘ） ……（４） を満足するＱ（Ｘ）なる多項式が存在すれば、式（２）
の多項式は式（３）の生成多項式から生成されたことに
なる。ここで多項式Ｑ（Ｘ）として、入力ビット列Ｉ＝
（1110）を係数とする多項式 Ｑ（Ｘ）＝Ｘ＋X2＋X3 ……（５） を選び、２を法とする体を仮定すれば、 Ｆ（Ｘ）＝Ｑ（Ｘ）Ｇ（Ｘ） ＝（Ｘ＋X2＋X3）・（１＋Ｘ＋X3） ＝Ｘ＋X5＋X6 ……（６） となり、符号語 W0＝（1100010） ……（７） が、入力ビット列Ｉ＝（1110）から生成されたことにな
る。この場合、入力ビット列としては、（0000）のビッ
ト列を除いた24−１＝15種のビット列があり、それぞれ
の入力ビット列に対応した符号語が生成される。
更に、刊行物“「符号論理」（宮川洋，岩垂好裕，今井
秀樹著．昭晃堂.p194〜197）”に示されているように、
２を法とする体において、一般にｎを符号長とした時、
生成多項式Ｇ（Ｘ）がXn＋１を割切る時Ｇ（Ｘ）から生
成される符号語は巡回符号をなす。従って、式（３）の
生成多項式は、 （X7＋１）/G（Ｘ）＝（X7＋１）／（X3＋Ｘ＋１） ＝X4＋X2＋Ｘ＋１ ……（８） で、X7＋１をX4＋X2＋Ｘ＋１で割切るので、式（３）の
生成多項式から生成される符号長７の符号語は巡回符号
となる。即ち、式（７）の符号語において 式（９）示示された行列Ｗの各行成分は符号長７の巡回
符号となり、 W1＝（1100010） ……（10−１） W2＝（1000101） ……（10−２） W3＝（0001011） ……（10−３） W4＝（0010110） ……（10−４） W5＝（0101100） ……（10−５） W6＝（1011000） ……（10−６） W7＝（0110001） ……（10−７） としたとき、W1,W2,…,W7を係数とする符号多項式は、
式（３）の生成多項式で割切れることになる。
秀樹著．昭晃堂.p194〜197）”に示されているように、
２を法とする体において、一般にｎを符号長とした時、
生成多項式Ｇ（Ｘ）がXn＋１を割切る時Ｇ（Ｘ）から生
成される符号語は巡回符号をなす。従って、式（３）の
生成多項式は、 （X7＋１）/G（Ｘ）＝（X7＋１）／（X3＋Ｘ＋１） ＝X4＋X2＋Ｘ＋１ ……（８） で、X7＋１をX4＋X2＋Ｘ＋１で割切るので、式（３）の
生成多項式から生成される符号長７の符号語は巡回符号
となる。即ち、式（７）の符号語において 式（９）示示された行列Ｗの各行成分は符号長７の巡回
符号となり、 W1＝（1100010） ……（10−１） W2＝（1000101） ……（10−２） W3＝（0001011） ……（10−３） W4＝（0010110） ……（10−４） W5＝（0101100） ……（10−５） W6＝（1011000） ……（10−６） W7＝（0110001） ……（10−７） としたとき、W1,W2,…,W7を係数とする符号多項式は、
式（３）の生成多項式で割切れることになる。
第１の発明を図面を参照して説明する。第１図に第１の
発明の実施例におけるフレーム構成を示す。同図におい
ては、１フレームを14個のサブフレームに分け、各サブ
フレームはＭビット単位で構成され、１フレームが（14
×Ｍ）ビットの構成になっており、各奇数番目のサブフ
レームの先頭ビットには順次フレームパターンが１ビッ
トずつ分散されて挿入され、各偶数番目のサブフレーム
の先頭ビットには、巡回符号が１ビットずつ分散されて
挿入されている。図中、Fi（ｉ＝1,2,…,7）は、フレー
ムビット,C′ｉ（ｉ＝1,2,…,7）は符号長７の巡回符
号，＃１〜＃14はＭビット単位のサブフレーム番号を示
す。前記した如く、式（３）の生成多項式Ｇ（ｘ）＝１
＋ｘ＋x3を用いることにより、符号長７の巡回符号を生
成することが可能であり、Ｃ′ｉ（ｉ＝1,2,…,7）に
は、式（３）の生成多項式から生成される符号長７の巡
回符号が１ビットずつ順次分散して挿入されている。ま
た、フレーム同期用パターンとしては、 （F1F2F3F4F5F6F7）＝（1111000） ……（10） が挿入されている。
発明の実施例におけるフレーム構成を示す。同図におい
ては、１フレームを14個のサブフレームに分け、各サブ
フレームはＭビット単位で構成され、１フレームが（14
×Ｍ）ビットの構成になっており、各奇数番目のサブフ
レームの先頭ビットには順次フレームパターンが１ビッ
トずつ分散されて挿入され、各偶数番目のサブフレーム
の先頭ビットには、巡回符号が１ビットずつ分散されて
挿入されている。図中、Fi（ｉ＝1,2,…,7）は、フレー
ムビット,C′ｉ（ｉ＝1,2,…,7）は符号長７の巡回符
号，＃１〜＃14はＭビット単位のサブフレーム番号を示
す。前記した如く、式（３）の生成多項式Ｇ（ｘ）＝１
＋ｘ＋x3を用いることにより、符号長７の巡回符号を生
成することが可能であり、Ｃ′ｉ（ｉ＝1,2,…,7）に
は、式（３）の生成多項式から生成される符号長７の巡
回符号が１ビットずつ順次分散して挿入されている。ま
た、フレーム同期用パターンとしては、 （F1F2F3F4F5F6F7）＝（1111000） ……（10） が挿入されている。
この場合、巡回符号を生成するための入力ビット列とし
て、（0000）のビット列を除いた24−１＝15種のビット
列を送信情報としても利用することが可能となる。
て、（0000）のビット列を除いた24−１＝15種のビット
列を送信情報としても利用することが可能となる。
第２の発明を図面を参照して説明する。第１図に第２の
発明の実施例のフレーム構成を示す。同図においては、
１フレームを14個のサブフレームに分け各サブフレーム
はＭビット単位で構成され、１フレーム（14×Ｍ）ビッ
トの構成になっており、各奇数番目のサブフレームの先
頭ビットには巡回符号をなすフレームパターンが１ビッ
トずつ分散されて挿入されており、各偶数番目のサブフ
レームの先頭ビットには、巡回符号をなすフレームパタ
ーンとは排他的に存在する巡回符号が１ビットずつ分散
されて挿入されされている。図中、Fi（ｉ＝1,2,…,7）
は符号長７の巡回符号をなすフレームビット,Ci（ｉ＝
1,2,…,7）は符号長７の巡回符号，＃１〜＃14はＭビッ
ト単位のサブフレーム番号を示す。Fi（ｉ＝1,2,…,7）
及びCi（ｉ＝1,2,…,7）に挿入される巡回符号を生成す
る生成多項式は、式（３）で示されたＧ（ｘ）＝１＋ｘ
＋x3であり、フレーム同期用パターンとしては、 （F1F2F3F4F5F6F7）＝（0111010） ……（11） を用いる。式（11）を符号多項式で表わすと Ｆ（ｘ）＝ｘ＋x3＋x4＋x5 ……（12） となり Ｆ（ｘ）/G（ｘ）＝(x5＋x4＋x3＋x)/(x3＋ｘ＋１) ＝x2＋ｘ ……（13） で割り切れるのでＦ′（ｘ）は式（３）の生成多項式Ｇ
（ｘ）＝１＋ｘ＋x3から生成された巡回符号である。
発明の実施例のフレーム構成を示す。同図においては、
１フレームを14個のサブフレームに分け各サブフレーム
はＭビット単位で構成され、１フレーム（14×Ｍ）ビッ
トの構成になっており、各奇数番目のサブフレームの先
頭ビットには巡回符号をなすフレームパターンが１ビッ
トずつ分散されて挿入されており、各偶数番目のサブフ
レームの先頭ビットには、巡回符号をなすフレームパタ
ーンとは排他的に存在する巡回符号が１ビットずつ分散
されて挿入されされている。図中、Fi（ｉ＝1,2,…,7）
は符号長７の巡回符号をなすフレームビット,Ci（ｉ＝
1,2,…,7）は符号長７の巡回符号，＃１〜＃14はＭビッ
ト単位のサブフレーム番号を示す。Fi（ｉ＝1,2,…,7）
及びCi（ｉ＝1,2,…,7）に挿入される巡回符号を生成す
る生成多項式は、式（３）で示されたＧ（ｘ）＝１＋ｘ
＋x3であり、フレーム同期用パターンとしては、 （F1F2F3F4F5F6F7）＝（0111010） ……（11） を用いる。式（11）を符号多項式で表わすと Ｆ（ｘ）＝ｘ＋x3＋x4＋x5 ……（12） となり Ｆ（ｘ）/G（ｘ）＝(x5＋x4＋x3＋x)/(x3＋ｘ＋１) ＝x2＋ｘ ……（13） で割り切れるのでＦ′（ｘ）は式（３）の生成多項式Ｇ
（ｘ）＝１＋ｘ＋x3から生成された巡回符号である。
Ｗ′１＝（0111010） ……（14−１） Ｗ′２＝（1110100） ……（14−２） Ｗ′３＝（1101001） ……（14−３） Ｗ′４＝（1010011） ……（14−４） Ｗ′５＝（0100111） ……（14−５） Ｗ′６＝（1001110） ……（14−６） Ｗ′７＝（0011101） ……（14−７） Ｗ′1,W′2,…,W′７を係数とする符号多項式は、式
（３）の生成多項式で割切れることになる。他方、式
（７）で示された符号語W0＝（1100010）も式（３）の
生成多項式から生成された巡回符号であり、式（10−
１），（10−２），…，（10−７）で示された巡回符号
を係数とする符号多項式は、式（14−１），（14−
２），…，（14−７）で示された巡回符号を係数とする
符号多項式とは排他的に存在しているので、Ci（ｉ＝1,
2,…,7）に挿入される巡回符号としては、式（10−
１），（10−２），…，（10−７）で示された巡回符号
が挿入可能となる。このとき、式（10−１），（10−
２），…，（10−７）の巡回符号を生成するための入力
ビット列は I1＝（1110） ……（15−１） I2＝（1011） ……（15−２） I3＝（0001） ……（15−３） I4＝（0010） ……（15−４） I5＝（0100） ……（15−５） I6＝（1000） ……（15−６） I7＝（0111） ……（15−７） であるので、この入力ビット列を送信情報とすることが
可能となる。
（３）の生成多項式で割切れることになる。他方、式
（７）で示された符号語W0＝（1100010）も式（３）の
生成多項式から生成された巡回符号であり、式（10−
１），（10−２），…，（10−７）で示された巡回符号
を係数とする符号多項式は、式（14−１），（14−
２），…，（14−７）で示された巡回符号を係数とする
符号多項式とは排他的に存在しているので、Ci（ｉ＝1,
2,…,7）に挿入される巡回符号としては、式（10−
１），（10−２），…，（10−７）で示された巡回符号
が挿入可能となる。このとき、式（10−１），（10−
２），…，（10−７）の巡回符号を生成するための入力
ビット列は I1＝（1110） ……（15−１） I2＝（1011） ……（15−２） I3＝（0001） ……（15−３） I4＝（0010） ……（15−４） I5＝（0100） ……（15−５） I6＝（1000） ……（15−６） I7＝（0111） ……（15−７） であるので、この入力ビット列を送信情報とすることが
可能となる。
次に、第２図に第1,第２の発明によるフレーム同期装置
の実施例を示す。同図において、201は入力制御信号
線、2021はフレームパターン発生器（FPG）,2022は巡回
符号発生器（CFG）,203は並列−直列変換器（MUX）,204
は並列−直列変換器（Ｐ−Ｓ）,205は直列・並列変換器
（Ｓ−Ｐ）,206はクロック制御回路（CCL）,207は直列
・並列変換器（DMUX）,208は、割算器（DIV）,2091〜20
9Mは、Ｍ本の入力情報線,2101〜210MはＭ本の入力情報
線,211は出力制御信号線である。
の実施例を示す。同図において、201は入力制御信号
線、2021はフレームパターン発生器（FPG）,2022は巡回
符号発生器（CFG）,203は並列−直列変換器（MUX）,204
は並列−直列変換器（Ｐ−Ｓ）,205は直列・並列変換器
（Ｓ−Ｐ）,206はクロック制御回路（CCL）,207は直列
・並列変換器（DMUX）,208は、割算器（DIV）,2091〜20
9Mは、Ｍ本の入力情報線,2101〜210MはＭ本の入力情報
線,211は出力制御信号線である。
同図において、フレームパターン発生器2021は前述した
フレーム同期用パタンを発生する。つまり、フレームパ
ターンとして式（10）の（1111000）かあるいは式（1
1）の（0111010）を１フレーム毎に発生する。巡回符号
発生器2022は式（３）の生成多項式Ｇ（ｘ）＝１＋ｘ＋
x3を用いて、１フレーム毎に符号長７の巡回符号を生成
するものであり、入力制御信号線201から入力される制
御信号としては、第１の発明の実施例においては、（00
00）のビット列を除く、入力ビット長４の24−１＝15種
の入力ビットが可能であり、第２の発明の実施例におい
ては式（15−１）から式（15−７）で示された７種の入
力ビットが可能である。これらの入力ビットに伝送路監
視情報等を割当てることが可能である。並列・直列変換
器203は、フレームパターン発生器2021と巡回符号発生
器2022から同期して発生するフレーム同期用パターン及
び巡回符号の２系列信号を時分割多重し直列信号に変換
するものである。この出力は入力情報線2091を用いて並
列直列変換器204の入力信号となり、入力情報線2092〜2
09Mからの情報とともに第１図のフレームに変換され
る。この出力信号は、直列・並列変換器205の入力信号
となり、この受信信号はＭビット毎に取り出されて並列
変換され、Ｍ本の出力情報線2101〜210Mから出力され
る。この並列変換された情報線の一系列である出力情報
線2101からの情報は、直列・並列変換器207の入力信号
となり、更に、２系列の信号に並列変換される。この２
系列に変換された出力信号の一方は、クロック制御回路
206の入力信号となり、他方は、割算器208の入力信号と
なる。この割算器208は、１フレーム周期毎に逐次直列
・並列変換器207から伝送されてくる７ビットを符号語
とする符号多項式を式（３）の速成多項式で割る割算器
であり、その剰余はクロック制御回路206に送信され、
商は出力制御信号線211に表われる。この過程は14個の
サブフレームのうち、偶数番か奇数番のいずれかのサブ
フレームから、それぞれ１ビットずつ取り出された７ビ
ット列を符号語とする符号多項式と式（３）の生成多項
式の割算を行なっていることに相当し、その剰余が零で
あるならば、出力情報線2101から割算器に送信される信
号は、各サブフレームの先頭ビットに挿入された巡回符
号をなす符号語であり、剰余が非零であるならば、出力
情報線2101から送られてくる信号は、各サブフレームの
先頭ビット以外に割当てられた情報であることを意味す
る。このようにして出力情報線2101から送られてくる情
報が各サブフレームの先頭ビットに挿入された巡回符号
をなす符号であるかどうかの検出が容易に行なえる。
フレーム同期用パタンを発生する。つまり、フレームパ
ターンとして式（10）の（1111000）かあるいは式（1
1）の（0111010）を１フレーム毎に発生する。巡回符号
発生器2022は式（３）の生成多項式Ｇ（ｘ）＝１＋ｘ＋
x3を用いて、１フレーム毎に符号長７の巡回符号を生成
するものであり、入力制御信号線201から入力される制
御信号としては、第１の発明の実施例においては、（00
00）のビット列を除く、入力ビット長４の24−１＝15種
の入力ビットが可能であり、第２の発明の実施例におい
ては式（15−１）から式（15−７）で示された７種の入
力ビットが可能である。これらの入力ビットに伝送路監
視情報等を割当てることが可能である。並列・直列変換
器203は、フレームパターン発生器2021と巡回符号発生
器2022から同期して発生するフレーム同期用パターン及
び巡回符号の２系列信号を時分割多重し直列信号に変換
するものである。この出力は入力情報線2091を用いて並
列直列変換器204の入力信号となり、入力情報線2092〜2
09Mからの情報とともに第１図のフレームに変換され
る。この出力信号は、直列・並列変換器205の入力信号
となり、この受信信号はＭビット毎に取り出されて並列
変換され、Ｍ本の出力情報線2101〜210Mから出力され
る。この並列変換された情報線の一系列である出力情報
線2101からの情報は、直列・並列変換器207の入力信号
となり、更に、２系列の信号に並列変換される。この２
系列に変換された出力信号の一方は、クロック制御回路
206の入力信号となり、他方は、割算器208の入力信号と
なる。この割算器208は、１フレーム周期毎に逐次直列
・並列変換器207から伝送されてくる７ビットを符号語
とする符号多項式を式（３）の速成多項式で割る割算器
であり、その剰余はクロック制御回路206に送信され、
商は出力制御信号線211に表われる。この過程は14個の
サブフレームのうち、偶数番か奇数番のいずれかのサブ
フレームから、それぞれ１ビットずつ取り出された７ビ
ット列を符号語とする符号多項式と式（３）の生成多項
式の割算を行なっていることに相当し、その剰余が零で
あるならば、出力情報線2101から割算器に送信される信
号は、各サブフレームの先頭ビットに挿入された巡回符
号をなす符号語であり、剰余が非零であるならば、出力
情報線2101から送られてくる信号は、各サブフレームの
先頭ビット以外に割当てられた情報であることを意味す
る。このようにして出力情報線2101から送られてくる情
報が各サブフレームの先頭ビットに挿入された巡回符号
をなす符号であるかどうかの検出が容易に行なえる。
まず、直列・並列変換器205に送信されるフレームが第
１の発明の実施例におけるフレームである場合について
説明する。割算器208の剰余が零の場合には、割算器208
に送られてくるビット列が、偶数番のサブフレームの先
頭ビットに挿入された巡回符号をなす符号語であること
を意味する。このとき各サブフレームの先頭ビットの位
置検出が行なえ、サブフレーム同期が確保される。ここ
で、出力情報線2101から送られてくる情報が各サブフレ
ームの先頭ビットに挿入された情報であっても、割算器
208の剰余が零になるとは限らないが、一度非同期状態
に陥った後、サブフレーム同期を確保するのに要する時
間は、最悪でも、サブフレーム長をＭとした場合（2M−
１）だけハンチングすれば良い。このようにしてサブフ
レーム同期を確保した後に、直列・並列変換器207から
送られてくるビット列は、奇数番のサブフレームの先頭
ビットに割当てられたフレーム同期用パターンであるの
で、このパターンを検索することにより、すみやかな同
期復帰が可能となり、最悪な場合の同期復帰時間は（2M
−１）×１フレーム〔SEC〕となる。更に、割算器208の
商は出力制御信号線211から出力される。この商として
は、15種のビット列が考えられ、第１の発明の実施例に
おけるフレームを用いて送信された制御情報の受信が可
能となる。
１の発明の実施例におけるフレームである場合について
説明する。割算器208の剰余が零の場合には、割算器208
に送られてくるビット列が、偶数番のサブフレームの先
頭ビットに挿入された巡回符号をなす符号語であること
を意味する。このとき各サブフレームの先頭ビットの位
置検出が行なえ、サブフレーム同期が確保される。ここ
で、出力情報線2101から送られてくる情報が各サブフレ
ームの先頭ビットに挿入された情報であっても、割算器
208の剰余が零になるとは限らないが、一度非同期状態
に陥った後、サブフレーム同期を確保するのに要する時
間は、最悪でも、サブフレーム長をＭとした場合（2M−
１）だけハンチングすれば良い。このようにしてサブフ
レーム同期を確保した後に、直列・並列変換器207から
送られてくるビット列は、奇数番のサブフレームの先頭
ビットに割当てられたフレーム同期用パターンであるの
で、このパターンを検索することにより、すみやかな同
期復帰が可能となり、最悪な場合の同期復帰時間は（2M
−１）×１フレーム〔SEC〕となる。更に、割算器208の
商は出力制御信号線211から出力される。この商として
は、15種のビット列が考えられ、第１の発明の実施例に
おけるフレームを用いて送信された制御情報の受信が可
能となる。
次に、直列・並列変換器205に送信されるフレームが第
２の発明の実施例におけるフレームである場合について
説明する。前記したと同様、割算器208の剰余が零であ
る場合には、割算器208に送られてくるビット列がサブ
フレームの偶数番か奇数番の先頭ビットに挿入された巡
回符号であることを意味し、このとき、各サブフレーム
の先頭ビットの位置検出が可能となり、サブフレーム同
期が確保される。この場合、フレーム同期用パターンも
巡回符号であるので、一度非同期状態に陥った後、サブ
フレーム同期を確保するのに要する時間は、最悪でも、
サブフレーム長をＭとした場合（Ｍ−１）だけハンチン
グすれば良い。このサブフレーム同期を確保した後、ク
ロック制御回路206は、割算器208に送信されているビッ
ト列が、巡回符号をなすフレーム同期用パターンである
のか、フレーム同期用パターンと排他的に存在する巡回
符号であるのかの検出を行ない、すみやかにフレーム同
期用パターンを検索することにより同期復帰が可能とな
る。これにより、最悪な場合の同期復帰時間は、（Ｍ−
１）×１フレーム〔SEC〕となる。更に割算器208の商は
出力制御信号線211から出力され、この商としは、式（1
5−１），……（15−７）で示した７種のビット列が考
えられ、第２の発明のフレームを用いて送信された制御
情報の受信が可能となる。
２の発明の実施例におけるフレームである場合について
説明する。前記したと同様、割算器208の剰余が零であ
る場合には、割算器208に送られてくるビット列がサブ
フレームの偶数番か奇数番の先頭ビットに挿入された巡
回符号であることを意味し、このとき、各サブフレーム
の先頭ビットの位置検出が可能となり、サブフレーム同
期が確保される。この場合、フレーム同期用パターンも
巡回符号であるので、一度非同期状態に陥った後、サブ
フレーム同期を確保するのに要する時間は、最悪でも、
サブフレーム長をＭとした場合（Ｍ−１）だけハンチン
グすれば良い。このサブフレーム同期を確保した後、ク
ロック制御回路206は、割算器208に送信されているビッ
ト列が、巡回符号をなすフレーム同期用パターンである
のか、フレーム同期用パターンと排他的に存在する巡回
符号であるのかの検出を行ない、すみやかにフレーム同
期用パターンを検索することにより同期復帰が可能とな
る。これにより、最悪な場合の同期復帰時間は、（Ｍ−
１）×１フレーム〔SEC〕となる。更に割算器208の商は
出力制御信号線211から出力され、この商としは、式（1
5−１），……（15−７）で示した７種のビット列が考
えられ、第２の発明のフレームを用いて送信された制御
情報の受信が可能となる。
第３図は、第1,第２の発明のそれぞれ他の実施例を部分
的に示す。第２図の例との動作上の違いに関して説明す
ると、直列・並列変換器207により２系列に展開された
情報線が、それぞれ2081,2082の２個の割算器の入力と
なっており、偶数番及び奇数番のサブフレームからそれ
ぞれ１ビットずつ取り出された７ビット列を符号語とす
る符号多項式と式（３）の生成多項式の割算を同時に行
うことが可能となる。これにより、多少、回路規模は増
大するが第１の発明の実施例におけるフレームでも一度
非同期状態に陥った後、サブフレーム同期を確保するの
に要する時間は、最悪でも、サブフレーム長をＭとした
場合、（Ｍ−１）だけハンチングすれば良く、最悪な場
合の同期復帰時間は、（Ｍ−１）×１フレーム〔SEC〕
となる。
的に示す。第２図の例との動作上の違いに関して説明す
ると、直列・並列変換器207により２系列に展開された
情報線が、それぞれ2081,2082の２個の割算器の入力と
なっており、偶数番及び奇数番のサブフレームからそれ
ぞれ１ビットずつ取り出された７ビット列を符号語とす
る符号多項式と式（３）の生成多項式の割算を同時に行
うことが可能となる。これにより、多少、回路規模は増
大するが第１の発明の実施例におけるフレームでも一度
非同期状態に陥った後、サブフレーム同期を確保するの
に要する時間は、最悪でも、サブフレーム長をＭとした
場合、（Ｍ−１）だけハンチングすれば良く、最悪な場
合の同期復帰時間は、（Ｍ−１）×１フレーム〔SEC〕
となる。
第４図及び第５図は第２図，第３図で説明した巡回符号
発生器2022及び割算器208の具体例であり、2231〜2233,
2331〜2333は、１サブフレーム長の遅延素子、2241〜22
42,2341〜2342はMOD2の加算器,235は制御ゲートであ
る。
発生器2022及び割算器208の具体例であり、2231〜2233,
2331〜2333は、１サブフレーム長の遅延素子、2241〜22
42,2341〜2342はMOD2の加算器,235は制御ゲートであ
る。
１サブフレーム長の遅延素子2231〜2233,2331〜233
3は、１フレーム毎に内容がクリアされ、１フレーム毎
に式（３）の生成多項式による乗算及び割算を行なって
いる。これにより、１フレーム間に符号長７の巡回符号
を発生したり、送信されてくる７ビット列を係数とする
符号多項式との割算が行なえることになる。剰余は、制
御ゲート235の出力となる。
3は、１フレーム毎に内容がクリアされ、１フレーム毎
に式（３）の生成多項式による乗算及び割算を行なって
いる。これにより、１フレーム間に符号長７の巡回符号
を発生したり、送信されてくる７ビット列を係数とする
符号多項式との割算が行なえることになる。剰余は、制
御ゲート235の出力となる。
以上、１フレーム内のサブフレーム数14,生成多項式は
１＋ｘ＋x3なる場合を例に挙げて説明してきたが、本発
明はこれらの組合せに限られるものではなく、種々多様
な組合せが考えられる。
１＋ｘ＋x3なる場合を例に挙げて説明してきたが、本発
明はこれらの組合せに限られるものではなく、種々多様
な組合せが考えられる。
このように、本発明によるフレーム同期方法及び装置を
用いれば、伝送データ量に対するフレームパターンの信
号量のオーバーヘッド量、同期検出の容易さや平均非同
期継続時間特性が従来の構成による同期検出方式に比べ
て著しく改善されていることがわかる。
用いれば、伝送データ量に対するフレームパターンの信
号量のオーバーヘッド量、同期検出の容易さや平均非同
期継続時間特性が従来の構成による同期検出方式に比べ
て著しく改善されていることがわかる。
この発明は、このように高速，大容量の伝送系に適した
フレーム同期方法及び装置であり将来より一層高速・大
容量化される伝送系への応用にその活用が期待されるも
のである。
フレーム同期方法及び装置であり将来より一層高速・大
容量化される伝送系への応用にその活用が期待されるも
のである。
第１図は本発明の実施例におけるフレームの構成図、第
２図，第３図は本発明の実施例のブロック図、第４図は
第２図中の巡回符号発生器を示すブロック図、第５図は
第２図中の割算器を示すブロック図、第６図，第７図は
従来例におけるフレームの構成図である。 201……入力制御信号線、2021……フレームパターン発
生器、2022……巡回符号発生器、203……並列・直列変
換器、204……並列・直列変換器、205……直列・並列変
換器、206……クロック制御回路、207……直列・並列変
換器、208……割算器、2091〜209M……Ｍ本の入力情報
線、2101〜210M……Ｍ本の出力情報線、211……出力制
御信号線、2231〜2233,2331〜2333……１サブフレーム
長の遅延素子、2241〜2242,2341〜2342……MOD2の加算
器、235……制御ゲート。
２図，第３図は本発明の実施例のブロック図、第４図は
第２図中の巡回符号発生器を示すブロック図、第５図は
第２図中の割算器を示すブロック図、第６図，第７図は
従来例におけるフレームの構成図である。 201……入力制御信号線、2021……フレームパターン発
生器、2022……巡回符号発生器、203……並列・直列変
換器、204……並列・直列変換器、205……直列・並列変
換器、206……クロック制御回路、207……直列・並列変
換器、208……割算器、2091〜209M……Ｍ本の入力情報
線、2101〜210M……Ｍ本の出力情報線、211……出力制
御信号線、2231〜2233,2331〜2333……１サブフレーム
長の遅延素子、2241〜2242,2341〜2342……MOD2の加算
器、235……制御ゲート。
Claims (5)
- 【請求項１】Ｎ（Ｎは整数）個のサブフレームに分割さ
れ各サブフレームはＭビット構成をとるフレームの各サ
ブフレームの１ビットを選定し、この選定したＮビット
をＫ個の系列（ＫはＮの因数）に展開し、その１系列に
N/Kビットからなるフレーム同期用パターンを順次挿入
し、残りのＫ−１個の系列の１系列には、生成多項式か
ら生成される１ワードN/KビットからなるＫ−１個の系
列の巡回符号が順次挿入されていることを特徴とするフ
レーム同期方法。 - 【請求項２】前記展開されたＫ個の系列（ＫはＮの因
数）系列に、生成多項式から生成される１ワードN/Kビ
ットからなる巡回符号をなすフレーム同期用パターンを
順次挿入し、残りのＫ−１個の系列には、前記生成多項
式から生成される１ワードN/Kからなる巡回符号のう
ち、前記フレーム同期用パターンであるN/Kビットを巡
回させたビット列を係数とするN/K種の符号多項式と排
他的に存在する巡回符号が順次挿入されていることを特
徴とする特許請求の範囲第１項に記載のフレーム同期方
法。 - 【請求項３】Ｍ（Ｍは整数）本の並列送信情報を直列情
報に変換する第一の並直列変換器と、Ｋ本（ＫはＮの因
数）の並列送信情報を直列情報に変換する第二の並直列
変換器と、フレーム同期用パターンを発生させるフレー
ムパターン発生器と、予め定められた生成多項式から生
成される１ワードＮ（Ｎは整数）ビットの巡回符号を発
生する巡回符号発生器を具備し、前記フレームパターン
発生器と前記巡回符号発生器の出力は前記第二の並直列
変換器にそれぞれ接続され、更に、前記第二の並直列変
換器の出力は前記第一の並直列変換器のＭ本の入力端子
の何れかに接続されていることを特徴とするフレーム同
期装置。 - 【請求項４】受信信号をＭ（Ｍは整数）ビット毎に取り
出す第一の直並列変換器と、該第一の直並列変換器の出
力のうち少なくとも１系列に接続され、この１系列をＫ
（Ｋは整数）個の系列に展開する第二の直並列変換器
と、該第二の直並列変換器の出力のうち少なくとも１系
列から取り出されたN/Kビット（ＮはＫの倍数）を係数
とする符号多項式と予め定められた生成多項式との剰余
を計算する手段と、該剰余の結果と前記第二の直並列変
換器の出力に接続されこのデータ列から取り出されたＫ
個の系列のN/Kビット列を用いて同期検出を行う手段を
含むことを特徴とするフレーム同期装置。 - 【請求項５】Ｍ（Ｍは整数）本の並列送信情報を直列情
報に変換する第一の並直列変換器と、Ｋ本（ＫはＮの因
数）の並列送信情報を直列情報に変換する第二の並直列
変換器と、フレーム同期用パターンを発生させるフレー
ムパターン発生器と、予め定められた生成多項式から生
成される１ワードＮ（Ｎは整数）ビットの巡回符号を発
生する巡回符号発生器を具備し、前記フレームパターン
発生器と前記巡回符号発生器の出力は前記第二の並直列
変換器にそれぞれ接続され、更に、前記第二の並直列変
換器の出力は前記第一の並直列変換器のＭ本の入力端子
の何れかに接続され、前記直列情報を送出する送信装置
と、 受信された直列情報をＭビット毎に取り出す第一の直並
列変換器と、該第一の直並列変換器の出力のうち少なく
とも１系列に接続され、この１系列をＫ個の系列に展開
する第二の直並列変換器と、該第二の直並列変換器の出
力のうち少なくとも１系列から取り出されたN/Kビット
を係数とする符号多項式と予め定められた生成多項式と
の剰余を計算する手段と、該剰余の結果と前記第二の直
並列変換器の出力に接続されこのデータ列からから取り
出されたＫ個の系列のN/Kビット列を用いて同期検出を
行う手段を含む受信装置とから構成されることを特徴と
するフレーム同期装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61201042A JPH0736553B2 (ja) | 1986-08-26 | 1986-08-26 | フレーム同期方法及び装置 |
| AU67163/87A AU585794B2 (en) | 1986-01-09 | 1987-01-06 | Frame synchronization detection system |
| US07/001,409 US4796282A (en) | 1986-01-09 | 1987-01-07 | Frame synchronization detection system |
| CA000526919A CA1255403A (en) | 1986-01-09 | 1987-01-08 | Frame synchronization detection system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61201042A JPH0736553B2 (ja) | 1986-08-26 | 1986-08-26 | フレーム同期方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6356036A JPS6356036A (ja) | 1988-03-10 |
| JPH0736553B2 true JPH0736553B2 (ja) | 1995-04-19 |
Family
ID=16434457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61201042A Expired - Lifetime JPH0736553B2 (ja) | 1986-01-09 | 1986-08-26 | フレーム同期方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736553B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274537A (ja) * | 1988-04-26 | 1989-11-02 | Nec Corp | ディジタル通信のフレーム構成 |
-
1986
- 1986-08-26 JP JP61201042A patent/JPH0736553B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6356036A (ja) | 1988-03-10 |
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