JP2830822B2 - 高速通信における誤り訂正方法 - Google Patents
高速通信における誤り訂正方法Info
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- JP2830822B2 JP2830822B2 JP8048363A JP4836396A JP2830822B2 JP 2830822 B2 JP2830822 B2 JP 2830822B2 JP 8048363 A JP8048363 A JP 8048363A JP 4836396 A JP4836396 A JP 4836396A JP 2830822 B2 JP2830822 B2 JP 2830822B2
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Description
【０００１】
【発明の属する技術分野】本発明は、高速基幹伝送系に
おける簡易な誤り訂正方式に関するものである。
おける簡易な誤り訂正方式に関するものである。
【０００２】
【従来の技術】従来、ＳＯＮＥＴ（Ｓynchronous Ｏpti
cal Ｎetwork；同期式光通信網）／ＳＤＨ（Ｓynchrono
us Ｄigital Ｈiereachy；同期ディジタルハイアラー
キ）における誤り訂正方式として、文献（Ｗ. Ｄ. Ｇro
over and Ｔ. Ｅ. Ｍoore, "Ｄesign and characteriza
tion of an error-correcting code for the ＳＯＮＥ
ＴＳＴＳ-1 tributary", ＩＥＥＥ Ｔrans., ＣＯＭ-3
8, (4), pp.467-476, 1990）に記載されるような誤り訂
正方法が知られている。
cal Ｎetwork；同期式光通信網）／ＳＤＨ（Ｓynchrono
us Ｄigital Ｈiereachy；同期ディジタルハイアラー
キ）における誤り訂正方式として、文献（Ｗ. Ｄ. Ｇro
over and Ｔ. Ｅ. Ｍoore, "Ｄesign and characteriza
tion of an error-correcting code for the ＳＯＮＥ
ＴＳＴＳ-1 tributary", ＩＥＥＥ Ｔrans., ＣＯＭ-3
8, (4), pp.467-476, 1990）に記載されるような誤り訂
正方法が知られている。
【０００３】この従来の誤り訂正方法が適用される伝送
フォーマットを図５に示す。従来例においては、ＳＯＮ
ＥＴのＳＴＳ-1フレームのペイロード部分、６２６４ビ
ットに対し、ハミング（Ｈamming）符号を用いて、１３
ビットの冗長ビットをＰＯＨ（Ｐath Ｏver Ｈead）部
に付加する。すなわち、図５におけるＰＯＨ部のＺ３、
Ｚ４バイトに冗長ビットが付加される。これにより、フ
レーム内の１ビットを訂正する。なお、図５において、
ＦＥＣは前方誤り訂正（Ｆorward Ｅrror Ｃorrectio
n）、ＳＰＥ（Ｓynchronous Ｐayload Ｅnvelope）を示
している。
フォーマットを図５に示す。従来例においては、ＳＯＮ
ＥＴのＳＴＳ-1フレームのペイロード部分、６２６４ビ
ットに対し、ハミング（Ｈamming）符号を用いて、１３
ビットの冗長ビットをＰＯＨ（Ｐath Ｏver Ｈead）部
に付加する。すなわち、図５におけるＰＯＨ部のＺ３、
Ｚ４バイトに冗長ビットが付加される。これにより、フ
レーム内の１ビットを訂正する。なお、図５において、
ＦＥＣは前方誤り訂正（Ｆorward Ｅrror Ｃorrectio
n）、ＳＰＥ（Ｓynchronous Ｐayload Ｅnvelope）を示
している。
【０００４】
【発明が解決しようとする課題】上記の方法では、基幹
伝送において大容量の信号を伝送する際、新たな符号化
が必要になり、拡張性に乏しいといった点、及び回路の
高速動作性が要求されるという問題点がある。
伝送において大容量の信号を伝送する際、新たな符号化
が必要になり、拡張性に乏しいといった点、及び回路の
高速動作性が要求されるという問題点がある。
【０００５】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、大容量の伝送信号に対
し簡易に拡張可能な誤り訂正方式を提供することにあ
る。
れたものであって、その目的は、大容量の伝送信号に対
し簡易に拡張可能な誤り訂正方式を提供することにあ
る。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、Ｍビットの信号が収容されるフレームを
Ｎ多重して（Ｎ×Ｍ）ビットの信号を伝送する伝送系に
おいて、Ｎ個の該フレーム信号の所定の領域をそれぞれ
ハミング（Hamming）符号による誤り訂正符号化を行
い、符号化する際の冗長ビットの２元演算による和を冗
長ビットとして多重されたフレーム内の所定の位置に付
加し、更に、Ｎ個の該フレームのハミング符号を行った
領域のそれぞれのフレームのパリティビットを前記各フ
レームの所定の位置に付加することにより、Ｎ多重され
たフレーム内の信号の中の１ビットの誤りを訂正可能と
したことを特徴とする誤り訂正方法を提供する。
め、本発明は、Ｍビットの信号が収容されるフレームを
Ｎ多重して（Ｎ×Ｍ）ビットの信号を伝送する伝送系に
おいて、Ｎ個の該フレーム信号の所定の領域をそれぞれ
ハミング（Hamming）符号による誤り訂正符号化を行
い、符号化する際の冗長ビットの２元演算による和を冗
長ビットとして多重されたフレーム内の所定の位置に付
加し、更に、Ｎ個の該フレームのハミング符号を行った
領域のそれぞれのフレームのパリティビットを前記各フ
レームの所定の位置に付加することにより、Ｎ多重され
たフレーム内の信号の中の１ビットの誤りを訂正可能と
したことを特徴とする誤り訂正方法を提供する。
【０００７】本発明は、Ｍビットの信号を１つのセルと
して伝送するセルリレー通信において、各セル毎のハミ
ング(Hamming)符号による冗長ビットとパリティビット
を計算し、送信側であるＮ個のセルを伝送した後、それ
ぞれのセル毎に計算されたパリティビットと、各セルの
ハミング符号の冗長ビットの２元和をペイロードに持つ
新しいセルを生成し、前記Ｎ個のセル、及び前記新しく
生成したセルを伝送することで、送ったセルの内の１ビ
ットの誤りを訂正可能としたことを特徴とする。
して伝送するセルリレー通信において、各セル毎のハミ
ング(Hamming)符号による冗長ビットとパリティビット
を計算し、送信側であるＮ個のセルを伝送した後、それ
ぞれのセル毎に計算されたパリティビットと、各セルの
ハミング符号の冗長ビットの２元和をペイロードに持つ
新しいセルを生成し、前記Ｎ個のセル、及び前記新しく
生成したセルを伝送することで、送ったセルの内の１ビ
ットの誤りを訂正可能としたことを特徴とする。
【０００８】本発明は、最大Ｍビットの信号を１つのパ
ケットとして伝送するパケット通信において、各パケッ
トについてＭビットのハミング（Hamming)符号による冗
長ビットとそれぞれのパケットのパリティビットを計算
し、それぞれのパケット毎に計算されたパリティビット
と、各パケットのハミング符号の冗長ビットの２元和を
ペイロードに持つ新しいパケットを生成し、Ｎ個のパケ
ット、及び前記新しく生成したパケットを伝送すること
で、送ったパケットの内の１ビットの誤りを訂正可能と
したことを特徴とする。
ケットとして伝送するパケット通信において、各パケッ
トについてＭビットのハミング（Hamming)符号による冗
長ビットとそれぞれのパケットのパリティビットを計算
し、それぞれのパケット毎に計算されたパリティビット
と、各パケットのハミング符号の冗長ビットの２元和を
ペイロードに持つ新しいパケットを生成し、Ｎ個のパケ
ット、及び前記新しく生成したパケットを伝送すること
で、送ったパケットの内の１ビットの誤りを訂正可能と
したことを特徴とする。
【０００９】本発明の符号化回路は、符号化の対象とな
る複数のフレーム、複数のセル、もしくは複数のパケッ
トと同数のハミング(Hamming)符号化回路と、該ハミン
グ（Hamming)符号化回路からのそれぞれの出力の２元演
算の和を算出する加算回路と、符号化の対象となる複数
のフレーム、複数のセル、もしくは複数のパケットと同
数のパリティ計算回路と、を備え、符号化の対象となる
信号は、２分岐され、一方は前記ハミング（hamming）
符号化回路に入力され、他方はパリティ計算回路に入力
され、前記ハミング符号化回路の出力は前記加算回路に
入力され、前記加算回路からの出力と前記パリティ計算
回路の出力を冗長ビットとして、信号フレーム内に挿
入、もしくは新規セル／パケットを生成する、ことを特
徴とする。
る複数のフレーム、複数のセル、もしくは複数のパケッ
トと同数のハミング(Hamming)符号化回路と、該ハミン
グ（Hamming)符号化回路からのそれぞれの出力の２元演
算の和を算出する加算回路と、符号化の対象となる複数
のフレーム、複数のセル、もしくは複数のパケットと同
数のパリティ計算回路と、を備え、符号化の対象となる
信号は、２分岐され、一方は前記ハミング（hamming）
符号化回路に入力され、他方はパリティ計算回路に入力
され、前記ハミング符号化回路の出力は前記加算回路に
入力され、前記加算回路からの出力と前記パリティ計算
回路の出力を冗長ビットとして、信号フレーム内に挿
入、もしくは新規セル／パケットを生成する、ことを特
徴とする。
【００１０】本発明の復号回路は、復号化の対象となる
複数のフレーム、複数のセル、もしくは複数のパケット
と同数のシンドローム計算回路と、該シンドローム計算
回路からのそれぞれの出力の２元演算の和を算出する加
算回路と、復号化の対象となる複数のフレーム、複数の
セル、もしくは複数のパケットと同数のパリティ計算回
路と、を備え、復号化の対象となる信号は、２分岐さ
れ、一方は前記シンドローム計算回路に入力され、他方
は前記パリティ計算回路に入力され、前記シンドローム
計算回路の出力は前記加算回路に入力され、前記加算回
路からの出力と前記パリティ計算回路の出力を、受信さ
れた信号のパリティビット及び冗長ビットとを比較する
比較回路を備えたことを特徴とする。
複数のフレーム、複数のセル、もしくは複数のパケット
と同数のシンドローム計算回路と、該シンドローム計算
回路からのそれぞれの出力の２元演算の和を算出する加
算回路と、復号化の対象となる複数のフレーム、複数の
セル、もしくは複数のパケットと同数のパリティ計算回
路と、を備え、復号化の対象となる信号は、２分岐さ
れ、一方は前記シンドローム計算回路に入力され、他方
は前記パリティ計算回路に入力され、前記シンドローム
計算回路の出力は前記加算回路に入力され、前記加算回
路からの出力と前記パリティ計算回路の出力を、受信さ
れた信号のパリティビット及び冗長ビットとを比較する
比較回路を備えたことを特徴とする。
【００１１】
【作用】１フレームＭビットの信号をＮ多重した場合に
ついて説明する。あるｉ番目のフレームのペイロード部
分の信号をＭ次元のベクトルＡi＝（ａ(i,1)，
ａ(i,2)，…ａ(i,M)）として考える。この時、Ｍビット
の信号に対する誤り訂正用ビットの数をｋ個とし、ベク
トルＢi＝（ｂ(i,1)，ｂ(i,2)，…ｂ(i,k)）で表す。
ついて説明する。あるｉ番目のフレームのペイロード部
分の信号をＭ次元のベクトルＡi＝（ａ(i,1)，
ａ(i,2)，…ａ(i,M)）として考える。この時、Ｍビット
の信号に対する誤り訂正用ビットの数をｋ個とし、ベク
トルＢi＝（ｂ(i,1)，ｂ(i,2)，…ｂ(i,k)）で表す。
【００１２】ここで、生成行列Ｇを、単位行列Ｉと、誤
り訂正ビットを計算する行列Ｊとに分解すると、Ｂiは
ＪとＡiにより次式（１）で表される。なお、周知の如
く、パリティ検査行列ＨとＨ・ＧT＝０なる関係を持つ
行列を生成行列Ｇといい、既約台形正準のＨ行列（Ｈ＝
［Ｐ Ｉm］、但し、Ｐは例えばm×kの行列、Ｉmはm×m
の単位行列）に対してＧ＝［−ＰT Ｉk］となる（但
し、ＰTはＰの転置行列、Ｉkは単位行列）。
り訂正ビットを計算する行列Ｊとに分解すると、Ｂiは
ＪとＡiにより次式（１）で表される。なお、周知の如
く、パリティ検査行列ＨとＨ・ＧT＝０なる関係を持つ
行列を生成行列Ｇといい、既約台形正準のＨ行列（Ｈ＝
［Ｐ Ｉm］、但し、Ｐは例えばm×kの行列、Ｉmはm×m
の単位行列）に対してＧ＝［−ＰT Ｉk］となる（但
し、ＰTはＰの転置行列、Ｉkは単位行列）。
【００１３】Ｂi＝Ｊ・Ａi …（１）
【００１４】すべてのｉに対して上式（１）が成立する
ため、これらの総和をとる。すなわち、次式（２）が成
立する。
ため、これらの総和をとる。すなわち、次式（２）が成
立する。
【００１５】
【数１】
【００１６】送信する信号はペイロードにおける全ての
信号に、全てのフレームにおける誤り訂正ビットの２元
演算の和（０と１の二つの元と、それに対して２を法と
する加法演算）を冗長ビットとして付加し、更に各フレ
ーム毎のパリティ和を冗長ビットとして挿入する。
信号に、全てのフレームにおける誤り訂正ビットの２元
演算の和（０と１の二つの元と、それに対して２を法と
する加法演算）を冗長ビットとして付加し、更に各フレ
ーム毎のパリティ和を冗長ビットとして挿入する。
【００１７】すると伝送した信号中に誤りが１ビット生
じた場合、パリティチェックビットにより、どのフレー
ムが誤っているかを認識することができる。
じた場合、パリティチェックビットにより、どのフレー
ムが誤っているかを認識することができる。
【００１８】ここで、受信した信号のあるｊフレーム目
の信号のペイロード部分の信号をＣj＝（ｃj,1，
ｃj,2，…，ｃj,m）とし、受信した誤り訂正ビットをＤ
＝（ｄ1，ｄ2，…，ｄk）とする。また、誤りビットが
Ｉフレームのｐビット目に起こったとして、それをベク
トルＥ＝（0,0,…,0,1,0,…,0）で表すとすると、次式
（３）が成立する。
の信号のペイロード部分の信号をＣj＝（ｃj,1，
ｃj,2，…，ｃj,m）とし、受信した誤り訂正ビットをＤ
＝（ｄ1，ｄ2，…，ｄk）とする。また、誤りビットが
Ｉフレームのｐビット目に起こったとして、それをベク
トルＥ＝（0,0,…,0,1,0,…,0）で表すとすると、次式
（３）が成立する。
【００１９】
【数２】
【００２０】これから、上式（３）の右辺を計算するこ
とで、パリティチェックビットで特定したフレームの誤
りを訂正することができる。
とで、パリティチェックビットで特定したフレームの誤
りを訂正することができる。
【００２１】
【発明の実施の形態】図１は、本発明の第１の実施形態
を説明する図である。また、本発明の第１の実施形態の
構成例を図２に示す。
を説明する図である。また、本発明の第１の実施形態の
構成例を図２に示す。
【００２２】ＳＯＮＥＴにおけるフレームフォーマット
において、ＳＴＳ−１を基準として誤り訂正を行う。Ｓ
ＴＳ−１において伝送する信号のペイロード部分のビッ
ト数は６２６４ビットであるから、冗長ビットは１３ビ
ット必要となる。この時、伝送信号としてＳＴＳ−４８
の信号を伝送し、パリティチェックビットと併せて６１
ビットをＳＯＨ（Ｓection Ｏver Ｈead）内のＺ２バイ
トに冗長ビットとして挿入する。図１に示すように、Ｓ
ＴＭ（Ｓynchronous Ｔransport Ｍodule）−０フレー
ム内の信号をハミング（Ｈamming）符号による誤り訂正
符号化を行い、符号化する際の冗長ビットの２元演算の
和を冗長ビットとして付加し、フレーム毎のパリティビ
ットを付加することにより、Ｎ多重されるフレーム内
（ＳＴＭ−Ｎフレーム）の信号のＳＯＨ部に書き込む。
において、ＳＴＳ−１を基準として誤り訂正を行う。Ｓ
ＴＳ−１において伝送する信号のペイロード部分のビッ
ト数は６２６４ビットであるから、冗長ビットは１３ビ
ット必要となる。この時、伝送信号としてＳＴＳ−４８
の信号を伝送し、パリティチェックビットと併せて６１
ビットをＳＯＨ（Ｓection Ｏver Ｈead）内のＺ２バイ
トに冗長ビットとして挿入する。図１に示すように、Ｓ
ＴＭ（Ｓynchronous Ｔransport Ｍodule）−０フレー
ム内の信号をハミング（Ｈamming）符号による誤り訂正
符号化を行い、符号化する際の冗長ビットの２元演算の
和を冗長ビットとして付加し、フレーム毎のパリティビ
ットを付加することにより、Ｎ多重されるフレーム内
（ＳＴＭ−Ｎフレーム）の信号のＳＯＨ部に書き込む。
【００２３】図２を参照して、図２（Ａ）は送信側、図
２（Ｂ）は受信側を示している。図２において、１はエ
ラスティックメモリ、２は符号化ビット計算回路、３は
パリティビット計算回路、４は２元和演算回路、５は多
重回路、６は分離回路、７はメモリ、８はシンドローム
計算回路、９はパリティ計算回路、１０は誤りビット計
算回路、１１は比較回路、１２は訂正回路をそれぞれ示
している。
２（Ｂ）は受信側を示している。図２において、１はエ
ラスティックメモリ、２は符号化ビット計算回路、３は
パリティビット計算回路、４は２元和演算回路、５は多
重回路、６は分離回路、７はメモリ、８はシンドローム
計算回路、９はパリティ計算回路、１０は誤りビット計
算回路、１１は比較回路、１２は訂正回路をそれぞれ示
している。
【００２４】送信側では、４８のＳＴＳ−１信号に対し
て、それぞれの信号を３分岐し、１つは誤り訂正符号を
計算する符号化回路２に入力され、１つはパリティビッ
トを計算する演算回路３に入力され、１つは多重回路５
に入力される。４８の誤り訂正符号化回路２の出力はそ
れぞれのビット毎に２元和による和を計算し、多重回路
５に入力し、多重化されるＳＴＳ−４８のＳＯＨ部に書
き込む。同時に、パリティビット計算回路３により計算
されたパリティビットを多重回路５に入力し、多重化さ
れるＳＴＳ−４８のＳＯＨに書き込む。
て、それぞれの信号を３分岐し、１つは誤り訂正符号を
計算する符号化回路２に入力され、１つはパリティビッ
トを計算する演算回路３に入力され、１つは多重回路５
に入力される。４８の誤り訂正符号化回路２の出力はそ
れぞれのビット毎に２元和による和を計算し、多重回路
５に入力し、多重化されるＳＴＳ−４８のＳＯＨ部に書
き込む。同時に、パリティビット計算回路３により計算
されたパリティビットを多重回路５に入力し、多重化さ
れるＳＴＳ−４８のＳＯＨに書き込む。
【００２５】受信側では、分離回路６においてＳＴＳ−
４８を分離し、誤り訂正符号化ビットとパリティビット
を抽出する。分離された４８のＳＴＳ−１信号はそれぞ
れシンドローム計算回路８及びパリティ計算回路９及び
メモリ７に入力される。４８のパリティ計算回路の出力
と、受信されたパリティチェックビットと、を比較し、
誤りのあるフレームを特定する。同時に、４８のシンド
ローム計算回路８の出力の２元演算の和をとり、受信さ
れた誤り訂正符号化ビットと比較し、誤り訂正位置を特
定する。このあと、メモリ７内に書き込まれた受信信号
の誤りビットを訂正し、出力する。
４８を分離し、誤り訂正符号化ビットとパリティビット
を抽出する。分離された４８のＳＴＳ−１信号はそれぞ
れシンドローム計算回路８及びパリティ計算回路９及び
メモリ７に入力される。４８のパリティ計算回路の出力
と、受信されたパリティチェックビットと、を比較し、
誤りのあるフレームを特定する。同時に、４８のシンド
ローム計算回路８の出力の２元演算の和をとり、受信さ
れた誤り訂正符号化ビットと比較し、誤り訂正位置を特
定する。このあと、メモリ７内に書き込まれた受信信号
の誤りビットを訂正し、出力する。
【００２６】これにより、誤り訂正を行わない場合の誤
り率１Ｅ−９（１０-9）を誤り訂正を行うことで２Ｅ−
１３（２×１０-13）にすることができた。
り率１Ｅ−９（１０-9）を誤り訂正を行うことで２Ｅ−
１３（２×１０-13）にすることができた。
【００２７】図３に、本発明の第２の実施形態を説明す
るための図を示す。４８バイトのペイロードを持つＡＴ
Ｍ（Ａsynchronous Ｔransfer Ｍode；非同期転送モ
ード）セルにおいて、あるシーケンスにおけるセル数を
１００とする。この時、１つのセルに対して、冗長ビッ
トとして、９ビットが必要となるため、１０１個目のセ
ルの１０９ビットに誤り訂正用のビットとパリティチェ
ックビットを付加する。これにより、受信側では１００
セル中の１ビットの誤り訂正が可能となり、データ部の
誤り率を１Ｅ−９（１０-9）から４Ｅ−１４（４×１０
-14）に改善できた。
るための図を示す。４８バイトのペイロードを持つＡＴ
Ｍ（Ａsynchronous Ｔransfer Ｍode；非同期転送モ
ード）セルにおいて、あるシーケンスにおけるセル数を
１００とする。この時、１つのセルに対して、冗長ビッ
トとして、９ビットが必要となるため、１０１個目のセ
ルの１０９ビットに誤り訂正用のビットとパリティチェ
ックビットを付加する。これにより、受信側では１００
セル中の１ビットの誤り訂正が可能となり、データ部の
誤り率を１Ｅ−９（１０-9）から４Ｅ−１４（４×１０
-14）に改善できた。
【００２８】図４に、本発明の第３の実施形態を説明す
るための図を示す。ファイバチャネルにおける可変長の
パケットにおいてペイロード部分は最大２１１２バイト
である。あるパケットの誤り訂正ビットを計算するとき
は、パケットの最大ペイロード数に対して行い、２１１
２バイトに満たない場合は不足した信号長部分を全て０
として計算する。あるシーケンスにおけるパケット数を
１００とすると、１つのパケットに対して、冗長ビット
として１５ビットが必要となるため、１０１個目のパケ
ットには１１５ビットの冗長ビットを付加する。これに
より受信側では１００パケット中生じた１ビットの誤り
を訂正することが可能となり、データ部の誤り率を１Ｅ
−９（１０-9）から２Ｅ−１２（２×１０-12）に改善
できた。
るための図を示す。ファイバチャネルにおける可変長の
パケットにおいてペイロード部分は最大２１１２バイト
である。あるパケットの誤り訂正ビットを計算するとき
は、パケットの最大ペイロード数に対して行い、２１１
２バイトに満たない場合は不足した信号長部分を全て０
として計算する。あるシーケンスにおけるパケット数を
１００とすると、１つのパケットに対して、冗長ビット
として１５ビットが必要となるため、１０１個目のパケ
ットには１１５ビットの冗長ビットを付加する。これに
より受信側では１００パケット中生じた１ビットの誤り
を訂正することが可能となり、データ部の誤り率を１Ｅ
−９（１０-9）から２Ｅ−１２（２×１０-12）に改善
できた。
【００２９】本発明の方法は、ファイバチャネル以外の
可変長のパケットによる全ての通信において実現できる
ことはいうまでもない。
可変長のパケットによる全ての通信において実現できる
ことはいうまでもない。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
大容量ディジタル伝送系において、簡易で拡張性の高い
誤り訂正方式を実現することが可能となる。
大容量ディジタル伝送系において、簡易で拡張性の高い
誤り訂正方式を実現することが可能となる。
【図１】本発明の第１の実施形態を説明するための図で
ある。
ある。
【図２】本発明の第１の実施形態の構成を説明するため
の図である。
の図である。
【図３】本発明の第２の実施形態を説明するための図で
ある。
ある。
【図４】本発明の第３の実施形態を説明するための図で
ある。
ある。
【図５】従来例を示す図である。
１ エラスティックメモリ ２ 符号化ビット計算回路 ３ パリティビット計算回路 ４ ２元和演算回路 ５ 多重回路 ６ 分離回路 ７ メモリ ８ シンドローム計算回路 ９ パリティ計算回路 １０ 誤りビット計算回路 １１ 比較回路 １２ 訂正回路
Claims (5)
- 【請求項１】Ｍビットの信号が収容されるフレームをＮ
多重して（Ｎ×Ｍ）ビットの信号を伝送する伝送系にお
いて、 Ｎ個の該フレーム信号の所定の領域をそれぞれハミング
（Hamming）符号による誤り訂正符号化を行い、符号化
する際の冗長ビットの２元演算による和を冗長ビットと
して多重されたフレーム内の所定の位置に付加し、 更に、Ｎ個の該フレームのハミング符号を行った領域の
それぞれのフレームのパリティビットを前記各フレーム
の所定の位置に付加することにより、Ｎ多重されたフレ
ーム内の信号の中の１ビットの誤りを訂正可能としたこ
とを特徴とする誤り訂正方法。 - 【請求項２】Ｍビットの信号を１つのセルとして伝送す
るセルリレー通信において、 各セル毎のハミング(Hamming)符号による冗長ビットと
パリティビットを計算し、送信側であるＮ個のセルを伝
送した後、それぞれのセル毎に計算されたパリティビッ
トと、各セルのハミング符号の冗長ビットの２元和をペ
イロードに持つ新しいセルを生成し、前記Ｎ個のセル、
及び前記新しく生成したセルを伝送することで、送った
セルの内の１ビットの誤りを訂正可能としたことを特徴
とする誤り訂正方法。 - 【請求項３】最大Ｍビットの信号を１つのパケットとし
て伝送するパケット通信において、 各パケットについてＭビットのハミング（Hamming)符号
による冗長ビットとそれぞれのパケットのパリティビッ
トを計算し、それぞれのパケット毎に計算されたパリテ
ィビットと、各パケットのハミング符号の冗長ビットの
２元和をペイロードに持つ新しいパケットを生成し、Ｎ
個のパケット、及び前記新しく生成したパケットを伝送
することで、送ったパケットの内の１ビットの誤りを訂
正可能としたことを特徴とする誤り訂正方法。 - 【請求項４】符号化の対象となる複数のフレーム、複数
のセル、もしくは複数のパケットと同数のハミング(Ham
ming)符号化回路と、 該ハミング（Hamming)符号化回路からのそれぞれの出力
の２元演算の和を算出する加算回路と、符号化の対象となる複数のフレーム、複数のセル、もし
くは複数のパケットと同数の パリティ計算回路と、 を備え、符号化の対象となる信号は、２分岐され、一方は前記ハ
ミング（hamming）符号化回路に入力され、他方はパリ
ティ計算回路に入力され 、前記ハミング符号化回路の出力は前記加算回路に入力さ
れ 、 前記加算回路からの出力と前記パリティ計算回路の出力
を冗長ビットとして、信号フレーム内に挿入、もしくは
新規セル／パケットを生成する、ことを特徴とする符号
化回路。 - 【請求項５】復号化の対象となる複数のフレーム、複数
のセル、もしくは複数のパケットと同数のシンドローム
計算回路と、 該シンドローム計算回路からのそれぞれの出力の２元演
算の和を算出する加算回路と、復号化の対象となる複数のフレーム、複数のセル、もし
くは複数のパケットと同数の パリティ計算回路と、 を備え、復号化の対象となる信号は、２分岐され、一方は前記シ
ンドローム計算回路に入力され、他方は前記パリティ計
算回路に入力され 、前記シンドローム計算回路の出力は前記加算回路に入力
され 、 前記加算回路からの出力と前記パリティ計算回路の出力
を、受信された信号のパリティビット及び冗長ビットと
を比較する比較回路を備えたことを特徴とする復号化回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8048363A JP2830822B2 (ja) | 1996-02-09 | 1996-02-09 | 高速通信における誤り訂正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8048363A JP2830822B2 (ja) | 1996-02-09 | 1996-02-09 | 高速通信における誤り訂正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09219698A JPH09219698A (ja) | 1997-08-19 |
| JP2830822B2 true JP2830822B2 (ja) | 1998-12-02 |
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ID=12801274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8048363A Expired - Fee Related JP2830822B2 (ja) | 1996-02-09 | 1996-02-09 | 高速通信における誤り訂正方法 |
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| Country | Link |
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| JP (1) | JP2830822B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7428694B2 (en) | 2004-03-02 | 2008-09-23 | Stmicroelectronics S.A. | Device for protection against error injection into a synchronous flip-flop of an elementary logic module |
| FR2867326A1 (fr) * | 2004-03-02 | 2005-09-09 | St Microelectronics Sa | Dispositif de protection contre l'injection d'erreur dans une bascule synchrone d'un module logique elementaire |
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-
1996
- 1996-02-09 JP JP8048363A patent/JP2830822B2/ja not_active Expired - Fee Related
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