JPH0722285B2 - フレーム同期方法および装置 - Google Patents
フレーム同期方法および装置Info
- Publication number
- JPH0722285B2 JPH0722285B2 JP61156410A JP15641086A JPH0722285B2 JP H0722285 B2 JPH0722285 B2 JP H0722285B2 JP 61156410 A JP61156410 A JP 61156410A JP 15641086 A JP15641086 A JP 15641086A JP H0722285 B2 JPH0722285 B2 JP H0722285B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- serial
- bit
- parallel
- generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、基幹伝送系、公衆網、加入者系等のディジ
タル伝送系に用いられるフレーム同期方法および装置に
関するものである。
タル伝送系に用いられるフレーム同期方法および装置に
関するものである。
伝送媒体として光ファイバを用いた伝送技術の進展は目
覚ましいものがあり、伝送情報量としては数百Mbps〜数
Gbps程度の伝送が可能になりつつある。大容量化された
ディジタル伝送系を有効に使用する上で、時分割多重方
式が考えられるが、高速処理が必要となるため、フレー
ム構成をできるだけ簡単にして、回路の小規模化，簡易
化をはかっている。その１つの方式として、ビット単位
の時分割多重方式があり、第３図はこの多重方式の一般
的なフレーム構成図である。同図においては、１フレー
ムはＫビットで構成され、１フレームをビット単位でＫ
チャネルに分け、そのうちの１チャネルをフレームチャ
ネルに割り当てており、Ｆはフレームチャネル、＃１〜
＃Ｋ−１はビット単位のＫ−１個のチャネルである。こ
の技術については、昭和60年度電子通信学会情報システ
ム部門、全国大会講演論文集分冊２に明石文雄他によっ
て発表された“1.2Gbps光ループ型LANの構成”、P.94に
記載されている。この方式においては、ビット多重する
ときに固有フレームパターンが１ビットずつ数フレーム
単位にフレームチャネル（Ｆ）に挿入されており、同期
検出においては、チャネル単位にデータを分離した後、
あるチャネルから分離された信号列が挿入した固有フレ
ームパターンと一致するかどうかでフレームチャネルを
検出し同期検出を行なっている。
覚ましいものがあり、伝送情報量としては数百Mbps〜数
Gbps程度の伝送が可能になりつつある。大容量化された
ディジタル伝送系を有効に使用する上で、時分割多重方
式が考えられるが、高速処理が必要となるため、フレー
ム構成をできるだけ簡単にして、回路の小規模化，簡易
化をはかっている。その１つの方式として、ビット単位
の時分割多重方式があり、第３図はこの多重方式の一般
的なフレーム構成図である。同図においては、１フレー
ムはＫビットで構成され、１フレームをビット単位でＫ
チャネルに分け、そのうちの１チャネルをフレームチャ
ネルに割り当てており、Ｆはフレームチャネル、＃１〜
＃Ｋ−１はビット単位のＫ−１個のチャネルである。こ
の技術については、昭和60年度電子通信学会情報システ
ム部門、全国大会講演論文集分冊２に明石文雄他によっ
て発表された“1.2Gbps光ループ型LANの構成”、P.94に
記載されている。この方式においては、ビット多重する
ときに固有フレームパターンが１ビットずつ数フレーム
単位にフレームチャネル（Ｆ）に挿入されており、同期
検出においては、チャネル単位にデータを分離した後、
あるチャネルから分離された信号列が挿入した固有フレ
ームパターンと一致するかどうかでフレームチャネルを
検出し同期検出を行なっている。
また他の方法としてフレームをサブフレーム単位に分
け、フレームパターンを各サブフレームに分散させる方
式があり、第４図はその方式の一般的なフレーム構成図
である。同図においては、１フレームをＬ個のサブフレ
ームに分け、各サブフレームは１ビット単位であり、１
フレームは（Ｉ×Ｌ）ビットの構成になっており、各サ
ブフレームの先頭１ビットに順次にフレームパターンが
１ビットずつ挿入されている。Fi（ｉ＝1,2,…,L）は各
サブフレームの先頭１ビットに挿入されるフレームビッ
ト、＃１〜＃ＬはＩビット単位のサブフレームを示す。
この技術については昭和58年研究実用化報告第32巻第３
号に吉開範章他によって発表された“Ｆ−400M方式端局
中継装置の設計と特性”、P.597〜608に記載されてい
る。この方式においては（F1F2F3…FL-1FL）がフレーム
パターンとなっており、同期検出においては、分離され
た信号列から（F1F2F3…FL-1FL）なるフレームパターン
を検出することによって同期検出を行なっている。フレ
ームパターンをフレームビットであるF1〜FLの全てに挿
入する必要はなく、例えば、フレームパターンがフレー
ムビットF1F3F5…に挿入されている場合には残りのフレ
ームビットF2F4F6…を用いて伝送路監視用モニタやサー
ビスモニタ等の情報を伝送することも可能である。
け、フレームパターンを各サブフレームに分散させる方
式があり、第４図はその方式の一般的なフレーム構成図
である。同図においては、１フレームをＬ個のサブフレ
ームに分け、各サブフレームは１ビット単位であり、１
フレームは（Ｉ×Ｌ）ビットの構成になっており、各サ
ブフレームの先頭１ビットに順次にフレームパターンが
１ビットずつ挿入されている。Fi（ｉ＝1,2,…,L）は各
サブフレームの先頭１ビットに挿入されるフレームビッ
ト、＃１〜＃ＬはＩビット単位のサブフレームを示す。
この技術については昭和58年研究実用化報告第32巻第３
号に吉開範章他によって発表された“Ｆ−400M方式端局
中継装置の設計と特性”、P.597〜608に記載されてい
る。この方式においては（F1F2F3…FL-1FL）がフレーム
パターンとなっており、同期検出においては、分離され
た信号列から（F1F2F3…FL-1FL）なるフレームパターン
を検出することによって同期検出を行なっている。フレ
ームパターンをフレームビットであるF1〜FLの全てに挿
入する必要はなく、例えば、フレームパターンがフレー
ムビットF1F3F5…に挿入されている場合には残りのフレ
ームビットF2F4F6…を用いて伝送路監視用モニタやサー
ビスモニタ等の情報を伝送することも可能である。
第３図に示されたようなビット多重方式においては、フ
レームチャネル（Ｆ）として、１フレームＫビット中１
ビットを使用している。回路の小規模化・簡易化をはか
るためには、１フレームを構成するＫの長さはあまり大
きくすることはできないため、伝送データ量におけるフ
レームパターンの信号量が1/Kと大きくなっている。こ
のオーバーヘッドは伝送容量を増大高速化するに従って
大きくなることが予想され、更にシステムの信頼性やサ
ービス性等を考えると、伝送路監視モニタはサービスモ
ニタ等の情報を伝送するチャネルも必要となり、この傾
向は著しく増大することになる。また、第４図に示され
たような方法においては、フレームビットF1〜FL内に伝
送路監視モニタやサービスモニタ等の情報を挿入して伝
送したり１フレーム内のサブフレーム数Ｌや、サブフレ
ームの構成ビット数Ｉを増やすことにより、回路の複雑
さを増すことなく、伝送データ量に対するオーバーヘッ
ドが少ない情報伝達が可能になる。
レームチャネル（Ｆ）として、１フレームＫビット中１
ビットを使用している。回路の小規模化・簡易化をはか
るためには、１フレームを構成するＫの長さはあまり大
きくすることはできないため、伝送データ量におけるフ
レームパターンの信号量が1/Kと大きくなっている。こ
のオーバーヘッドは伝送容量を増大高速化するに従って
大きくなることが予想され、更にシステムの信頼性やサ
ービス性等を考えると、伝送路監視モニタはサービスモ
ニタ等の情報を伝送するチャネルも必要となり、この傾
向は著しく増大することになる。また、第４図に示され
たような方法においては、フレームビットF1〜FL内に伝
送路監視モニタやサービスモニタ等の情報を挿入して伝
送したり１フレーム内のサブフレーム数Ｌや、サブフレ
ームの構成ビット数Ｉを増やすことにより、回路の複雑
さを増すことなく、伝送データ量に対するオーバーヘッ
ドが少ない情報伝達が可能になる。
しかしながら、一度同期が外れた場合には、フレームパ
ターンである（F1F2F3…FL-1FL）と一致する信号列を、
分離された信号列から検出するためには、最悪１フレー
ム間のハンティングが必要となるために、同期復帰を行
うまでにかかる最悪の同期時間はＬ×Ｉ×１フレーム
〔SEC〕となり、サブフレーム数Ｌやサブフレーム構成
ビット数Ｉが大きくなってしまうと、一度同期が外れて
からフレームパターン（F1F2F3…FL-1FL）を検出するま
でにかかる平均時間が大きくなっていた。
ターンである（F1F2F3…FL-1FL）と一致する信号列を、
分離された信号列から検出するためには、最悪１フレー
ム間のハンティングが必要となるために、同期復帰を行
うまでにかかる最悪の同期時間はＬ×Ｉ×１フレーム
〔SEC〕となり、サブフレーム数Ｌやサブフレーム構成
ビット数Ｉが大きくなってしまうと、一度同期が外れて
からフレームパターン（F1F2F3…FL-1FL）を検出するま
でにかかる平均時間が大きくなっていた。
本発明はこれらの問題点を解決する上で、回路規模の増
大，複雑さを増すことなく伝送データ量に対するフレー
ムパターン信号量のオーバーヘッドを少なくし、かつ同
期復帰にかかる平均時間を縮小することができるとい
う、高速大容量の伝送系に適するフレーム同期方式を提
供することにある。
大，複雑さを増すことなく伝送データ量に対するフレー
ムパターン信号量のオーバーヘッドを少なくし、かつ同
期復帰にかかる平均時間を縮小することができるとい
う、高速大容量の伝送系に適するフレーム同期方式を提
供することにある。
本発明によれば、Ｎ（Ｎは整数）個のサブフレームに分
割され各サブフレームがＭ（Ｍは整数）ビット構成を採
るフレームにおけるフレーム同期用パターンは、前記各
サブフレームの先頭１ビットに分散して挿入し、更に、
前記各サブフレームの残りＭ−１ビットのうち１ビット
を使用して、生成多項式から生成される１ワードＮビッ
トからなる巡回符号を挿入することを特徴とするフレー
ム同期方法が得られる。
割され各サブフレームがＭ（Ｍは整数）ビット構成を採
るフレームにおけるフレーム同期用パターンは、前記各
サブフレームの先頭１ビットに分散して挿入し、更に、
前記各サブフレームの残りＭ−１ビットのうち１ビット
を使用して、生成多項式から生成される１ワードＮビッ
トからなる巡回符号を挿入することを特徴とするフレー
ム同期方法が得られる。
また、本発明によれば、Ｍ（Ｍは整数）本の並列送信情
報を直列情報に変換する並列・直列変換器と、フレーム
同期用パターンを発生させるフレームパターン発生器
と、予め定められた生成多項式から生成される１ワード
Ｎ（Ｎは整数）ビットの巡回符号を発生する巡回符号発
生器とを具備し、前記フレームパターン発生器と前記巡
回符号発生器は、それぞれ前記並列・直接変換器のＭ本
の入力端子の何れかに接続されることを特徴とするフレ
ーム同期装置が得られる。
報を直列情報に変換する並列・直列変換器と、フレーム
同期用パターンを発生させるフレームパターン発生器
と、予め定められた生成多項式から生成される１ワード
Ｎ（Ｎは整数）ビットの巡回符号を発生する巡回符号発
生器とを具備し、前記フレームパターン発生器と前記巡
回符号発生器は、それぞれ前記並列・直接変換器のＭ本
の入力端子の何れかに接続されることを特徴とするフレ
ーム同期装置が得られる。
また、本発明によれば、受信信号をＭ（Ｍは整数）ビッ
ト毎に取り出す直列・並列変換器と、該直列・並列変換
器から出力されデータ列から取り出された第一のＮ（Ｎ
は整数）ビット列を係数とする符号多項式と予め定めら
れた生成多項式との剰余を計算する手段と、該剰余の結
果と前記直列・並列変換器から出力されるデータ列から
取り出された第二のＮビット列を用いて同期検出を行う
手段とを含むことを特徴とするフレーム同期装置が得ら
れる。
ト毎に取り出す直列・並列変換器と、該直列・並列変換
器から出力されデータ列から取り出された第一のＮ（Ｎ
は整数）ビット列を係数とする符号多項式と予め定めら
れた生成多項式との剰余を計算する手段と、該剰余の結
果と前記直列・並列変換器から出力されるデータ列から
取り出された第二のＮビット列を用いて同期検出を行う
手段とを含むことを特徴とするフレーム同期装置が得ら
れる。
また、本発明によれば、Ｍ（Ｍは整数）本の並列送信情
報を直列情報に変換する並列・直列変換器と、フレーム
同期用パターンを発生させるフレームパターン発生器
と、予め定められた生成多項式から生成される１ワード
Ｎ（Ｎは整数）ビットの巡回符号を発生する巡回符号発
生器とを具備し、前記フレームパターン発生器と前記巡
回符号発生器は、それぞれ前記並列・直列変換器のＭ本
の入力端子の何れかに接続され、前記直列情報を送出す
る送信装置と、 受信された直列情報をビット毎に取り出す直列・並列変
換器と、該直列・並列変換器から出力されたデータ列か
ら取り出された第一のＮビット列を係数とする符号多項
式と予め定められた生成多項式との剰余を計算する手段
と、該剰余の結果と前記直列・並列変換器から出力され
るデータ列から取り出された第二のＮビット列を用いて
同期検出を行う手段とを含む受信装置とから構成される
ことを特徴とするフレーム同期装置が得られる。
報を直列情報に変換する並列・直列変換器と、フレーム
同期用パターンを発生させるフレームパターン発生器
と、予め定められた生成多項式から生成される１ワード
Ｎ（Ｎは整数）ビットの巡回符号を発生する巡回符号発
生器とを具備し、前記フレームパターン発生器と前記巡
回符号発生器は、それぞれ前記並列・直列変換器のＭ本
の入力端子の何れかに接続され、前記直列情報を送出す
る送信装置と、 受信された直列情報をビット毎に取り出す直列・並列変
換器と、該直列・並列変換器から出力されたデータ列か
ら取り出された第一のＮビット列を係数とする符号多項
式と予め定められた生成多項式との剰余を計算する手段
と、該剰余の結果と前記直列・並列変換器から出力され
るデータ列から取り出された第二のＮビット列を用いて
同期検出を行う手段とを含む受信装置とから構成される
ことを特徴とするフレーム同期装置が得られる。
同期検出を行なう上で、回路規模の小規模化、簡易化を
図ることが望ましく、伝送路上のフレーム構成をサブフ
レーム単位に分割しフレームパターンを各サブフレーム
の先頭１ビットに分散して挿入し、同期検出に於いて
は、各サブフレームの先頭ビットに分散して挿入された
フレームビットを取り出すことによりフレームパターン
の検出、即ち同期検出が可能であるので、同期検出回路
に要求される動作速度は低減され回路の小規模化、簡単
化を図り、高速、大容量な伝送系に適した同期検出回路
を構成することが可能になり、１フレーム内のサブフレ
ーム数やサブフレームの構成ビット数を増やせば、伝送
データ量に対するフレームパターンの信号量のオーバー
ヘッドを低減した伝送系を実現することができる。ま
た、各サブフレームには任意の生成多項式と任意の入力
ビット列から生成される１ワードＮビットからなる巡回
符号が１ビットずつ分散されて挿入されており、同期検
出に於いては、巡回符号の性質を用いて分離された信号
の１系列から取り出された１ワードＮビットを係数とす
る符号多項式と前記生成多項式との剰余を計算すること
により、前記巡回符号パターンの検出を行い、この後に
フレームパターンを検索することにより、すみやかにか
つ容易にフレーム同期の確保が可能となる。更に、前記
巡回符号を生成する前記入力ビット列として伝送路監視
情報等を用い、受信側において前記生成多項式との商を
計算することにより伝送路監視情報等の情報をも前記巡
回符号を用いて伝送可能となる。
図ることが望ましく、伝送路上のフレーム構成をサブフ
レーム単位に分割しフレームパターンを各サブフレーム
の先頭１ビットに分散して挿入し、同期検出に於いて
は、各サブフレームの先頭ビットに分散して挿入された
フレームビットを取り出すことによりフレームパターン
の検出、即ち同期検出が可能であるので、同期検出回路
に要求される動作速度は低減され回路の小規模化、簡単
化を図り、高速、大容量な伝送系に適した同期検出回路
を構成することが可能になり、１フレーム内のサブフレ
ーム数やサブフレームの構成ビット数を増やせば、伝送
データ量に対するフレームパターンの信号量のオーバー
ヘッドを低減した伝送系を実現することができる。ま
た、各サブフレームには任意の生成多項式と任意の入力
ビット列から生成される１ワードＮビットからなる巡回
符号が１ビットずつ分散されて挿入されており、同期検
出に於いては、巡回符号の性質を用いて分離された信号
の１系列から取り出された１ワードＮビットを係数とす
る符号多項式と前記生成多項式との剰余を計算すること
により、前記巡回符号パターンの検出を行い、この後に
フレームパターンを検索することにより、すみやかにか
つ容易にフレーム同期の確保が可能となる。更に、前記
巡回符号を生成する前記入力ビット列として伝送路監視
情報等を用い、受信側において前記生成多項式との商を
計算することにより伝送路監視情報等の情報をも前記巡
回符号を用いて伝送可能となる。
以下に本発明のフレーム同期検出方法の実施例について
説明する。第１図は本発明の一実施例におけるフレーム
の構成図である。同図においては１フレームは７個のサ
ブフレームに分けられ、各サブフレームはＭビット単位
で構成されており、１フレームは（７×Ｍ）ビットの構
成になっており、各サブフレームの先頭ビット（MSB）
に順次フレームパターンが１ビットずつ分散されて挿入
されている。更に、各サブフレームの最後尾１ビット
（LSB）には、符号長７の巡回符号列が１ビットずつ分
散されて挿入されている。Fi（ｉ＝1,2,…,7）は各サブ
フレームのMSBに挿入されるフレームビット、Ci（ｉ＝
1,2,…,7）は各サブフレームのLSBに挿入される符号長
７の巡回符号、＃１〜＃７はＭビット単位のサブフレー
ム番号を示す。
説明する。第１図は本発明の一実施例におけるフレーム
の構成図である。同図においては１フレームは７個のサ
ブフレームに分けられ、各サブフレームはＭビット単位
で構成されており、１フレームは（７×Ｍ）ビットの構
成になっており、各サブフレームの先頭ビット（MSB）
に順次フレームパターンが１ビットずつ分散されて挿入
されている。更に、各サブフレームの最後尾１ビット
（LSB）には、符号長７の巡回符号列が１ビットずつ分
散されて挿入されている。Fi（ｉ＝1,2,…,7）は各サブ
フレームのMSBに挿入されるフレームビット、Ci（ｉ＝
1,2,…,7）は各サブフレームのLSBに挿入される符号長
７の巡回符号、＃１〜＃７はＭビット単位のサブフレー
ム番号を示す。
ここで、巡回符号について説明する。一般的に符号語を
（a0a1a2…an-1）としたとき、a0をｎ−１次、a1をｎ−
２次、an-1を０次に対応させて、符号多項式Ｆ（ｘ）を Ｆ（ｘ）＝an-1＋an-2ｘ＋an-3x2＋… ＋a1xn-2＋a0xn-1 …（１） と表わすことができる。ここで符号長はｎであり、時間
的には、高次の項a0が最初に現われ、順次に低次の方へ
と進み最後にan-1があらわれるものとする。
（a0a1a2…an-1）としたとき、a0をｎ−１次、a1をｎ−
２次、an-1を０次に対応させて、符号多項式Ｆ（ｘ）を Ｆ（ｘ）＝an-1＋an-2ｘ＋an-3x2＋… ＋a1xn-2＋a0xn-1 …（１） と表わすことができる。ここで符号長はｎであり、時間
的には、高次の項a0が最初に現われ、順次に低次の方へ
と進み最後にan-1があらわれるものとする。
ここで、符号長７、符号語として（C1C2C3…C7）を選ん
だとすると、符号多項式Ｆ（ｘ）は６次の多項式であら
わすことが可能であり、 Ｆ（ｘ）＝C7＋C6x＋C5x2＋C4x3 ＋C3x4＋C2x5＋C1x6 …（２） と表わせ、生成多項式Ｇ（ｘ）として３次の多項式を選
び、 Ｇ（ｘ）＝１＋ｘ＋x3 …（３） とした場合、 Ｆ（ｘ）＝Ｑ（ｘ）Ｇ（ｘ） …（４） を満足するＱ（ｘ）なる多項式が存在すれば、式（２）
の多項式は式（３）の生成多項式から生成されたことに
なる。ここで多項式Ｑ（ｘ）として、入力ビット列Ｉ＝
（1110）を係数とする多項式 Ｑ（ｘ）＝ｘ＋x2＋x3 …（５） を選び、２を法とする体を仮定すれば、 Ｆ（ｘ）＝Ｑ（ｘ）Ｇ（ｘ） ＝（ｘ＋x2＋x3）（１＋ｘ＋x3） ＝ｘ＋x5＋x6 …（６） となり、符号語 W0＝（1100010） …（７） が入力ビット列Ｉ＝（1110）から生成されたことにな
る。
だとすると、符号多項式Ｆ（ｘ）は６次の多項式であら
わすことが可能であり、 Ｆ（ｘ）＝C7＋C6x＋C5x2＋C4x3 ＋C3x4＋C2x5＋C1x6 …（２） と表わせ、生成多項式Ｇ（ｘ）として３次の多項式を選
び、 Ｇ（ｘ）＝１＋ｘ＋x3 …（３） とした場合、 Ｆ（ｘ）＝Ｑ（ｘ）Ｇ（ｘ） …（４） を満足するＱ（ｘ）なる多項式が存在すれば、式（２）
の多項式は式（３）の生成多項式から生成されたことに
なる。ここで多項式Ｑ（ｘ）として、入力ビット列Ｉ＝
（1110）を係数とする多項式 Ｑ（ｘ）＝ｘ＋x2＋x3 …（５） を選び、２を法とする体を仮定すれば、 Ｆ（ｘ）＝Ｑ（ｘ）Ｇ（ｘ） ＝（ｘ＋x2＋x3）（１＋ｘ＋x3） ＝ｘ＋x5＋x6 …（６） となり、符号語 W0＝（1100010） …（７） が入力ビット列Ｉ＝（1110）から生成されたことにな
る。
入力ビット列としては（0000）のビット列を除いた24−
１＝15種のビット列があり、それぞれの入力ビット列に
対応した符号語が生成されることになる。更に刊行物
“「符号理論」（宮川洋、岩垂好裕、今井秀樹著、昭晃
堂、P.194〜197）”に示されているように、２を法とす
る体において一般にｎを符号長としたとき、生成多項式
Ｇ（ｘ）がxn＋１を割り切るときＧ（ｘ）から生成され
る符号語は巡回符号をなす。従って、式（３）の生成多
項式は、 （x7＋１）/G（ｘ） ＝（x7＋１）／（x3＋ｘ＋１） ＝x4＋x2＋ｘ＋１ …（８） で、x7＋１をx4＋x2＋ｘ＋１で割り切るので、式（３）
の生成多項式から生成される符号長７の符号語は巡回符
号となる。即ち、式（７）の符号語において、 式（９）で示された行列Ｗの各行成分は符号長７の巡回
符号となっており、 W1＝（1100010） …（10−１） W2＝（1000101） …（10−２） W3＝（0001011） …（10−３） W4＝（0010110） …（10−４） W5＝（0101100） …（10−５） W6＝（1011000） …（10−６） W7＝（0110001） …（10−７） としたとき、W1，W4，…，W7を係数とする符号多項式は
式（３）の生成多項式で割り切れることになる。
１＝15種のビット列があり、それぞれの入力ビット列に
対応した符号語が生成されることになる。更に刊行物
“「符号理論」（宮川洋、岩垂好裕、今井秀樹著、昭晃
堂、P.194〜197）”に示されているように、２を法とす
る体において一般にｎを符号長としたとき、生成多項式
Ｇ（ｘ）がxn＋１を割り切るときＧ（ｘ）から生成され
る符号語は巡回符号をなす。従って、式（３）の生成多
項式は、 （x7＋１）/G（ｘ） ＝（x7＋１）／（x3＋ｘ＋１） ＝x4＋x2＋ｘ＋１ …（８） で、x7＋１をx4＋x2＋ｘ＋１で割り切るので、式（３）
の生成多項式から生成される符号長７の符号語は巡回符
号となる。即ち、式（７）の符号語において、 式（９）で示された行列Ｗの各行成分は符号長７の巡回
符号となっており、 W1＝（1100010） …（10−１） W2＝（1000101） …（10−２） W3＝（0001011） …（10−３） W4＝（0010110） …（10−４） W5＝（0101100） …（10−５） W6＝（1011000） …（10−６） W7＝（0110001） …（10−７） としたとき、W1，W4，…，W7を係数とする符号多項式は
式（３）の生成多項式で割り切れることになる。
第２図は本発明の一実施例を示す構成図であり、第１図
に示されたフレームから同期の検出を行なうものであ
る。同図において、2011〜201Mは情報入力端子、201M+1
はクロック入力端子、202は並列・直列変換器（Ｐ−
Ｓ）、203は信号線、204は直列・並列変換器（Ｓ−
Ｐ）、2051〜205Mは並列変換された情報の出力端子、20
5M+1は、クロック線、205M+2はクロック制御信号線、20
6は７進カウンタ、207はクロック制御回路、208は制御
ゲート、209は制御信号入力端子、210は制御信号出力端
子、2111〜2116は１サブフレーム長の遅延素子、2121〜
2124はMOD2の加算器である。
に示されたフレームから同期の検出を行なうものであ
る。同図において、2011〜201Mは情報入力端子、201M+1
はクロック入力端子、202は並列・直列変換器（Ｐ−
Ｓ）、203は信号線、204は直列・並列変換器（Ｓ−
Ｐ）、2051〜205Mは並列変換された情報の出力端子、20
5M+1は、クロック線、205M+2はクロック制御信号線、20
6は７進カウンタ、207はクロック制御回路、208は制御
ゲート、209は制御信号入力端子、210は制御信号出力端
子、2111〜2116は１サブフレーム長の遅延素子、2121〜
2124はMOD2の加算器である。
第１図に示されるフレームパターン（F1F2F3F4F5F6F7）
は、第２図の情報入力端子2011から入力される。制御信
号入力端子209から入力される入力ビット列としては24
−１種の場合が考えられ、このビット列に伝送路監視情
報やサービスモニタ等の情報を割り当てることが可能で
ある。
は、第２図の情報入力端子2011から入力される。制御信
号入力端子209から入力される入力ビット列としては24
−１種の場合が考えられ、このビット列に伝送路監視情
報やサービスモニタ等の情報を割り当てることが可能で
ある。
ここでは入力ビット列としてＩ＝（1110）が入力された
場合を考える。１サブフレーム長の遅延素子2111〜2113
とMOD2の加算器2121，2122は、１ワード７ビットの巡回
符号を発生する巡回符号発生器を構成しており、１サブ
フレーム長の遅延素子2111〜2113は１フレーム毎に内容
がクリアされ、これとMOD2の加算器2121，2122により式
（３）の生成多項式Ｇ（ｘ）＝１＋ｘ＋x3による乗算器
となっている。これにより１フレーム周期毎の乗算が可
能となり、情報入力端子201Mからは、入力ビット列Ｉ＝
（1110）と式（３）の生成多項式Ｇ（ｘ）＝１＋ｘ＋x3
によって生成された符号語W0＝（1100010）が入力さ
れ、情報入力端子2011〜201Mから入力された情報は、並
列・直列変換器202によって第１図に示されたフレーム
に変換される。ここで、第１図に示された（C1C2…Cn）
は符号語W0＝（1100010）＝（C1C2C3C4C5C6C7）に対応
しており、クロック信号はクロック線201M+1から入力さ
れる。並列・変換器202によって、直列信号に変換され
た情報は信号線203を用いて直列・並列変換器204へ伝送
され、Ｍ本の情報に並列変換される。この並列・変換さ
れた情報の一系列である端子2051の情報はクロック制御
回路207の入力信号となり他の一系列である端子205Mの
情報はMOD2の加算器2123の入力信号となる。他方、MOD2
の加算器2123，2124及び１サブフレーム長の遅延素子21
14〜2116は式（３）の生成多項式Ｇ（ｘ）＝１＋ｘ＋x3
による割算器を構成している。また、７進カウンタ206
には伝送路速度をf0とした場合、f0/7〔Hz〕なるクロッ
ク信号が直列・並列変換器204から送られてきており、
この出力を用いて１フレーム間隔で遅延素子2114〜2116
の内容をクリアしている。これにより前記割算器は、１
フレーム周期毎に逐次端子205Mの情報を用いて伝送され
てくる７ビットを符号語とする多項式を式（３）の生成
多項式で割る割算器となり、その剰余は遅延素子2114〜
2116にあらわれ、商は制御信号出力端子210にあらわれ
る。これは７つのサブフレームからそれぞれ１ビットず
つ取り出されたビット列を符号語とする符号多項式と、
式（３）の生成多項式の割算を逐次行っていることに相
当し、その剰余、即ち、割算終了の後の遅延素子2114〜
2116の値が全て零であるならば、端子205Mから送られて
くる信号は、各サブフレームLSBに分散して割り当てら
れた巡回符号をなす符号語であり、遅延素子2114〜2116
が１つでも非零であるならば端子205Mから送られてくる
信号が巡回符号をなす符号語でないことを意味する。こ
のようにして、各サブフレームのLSBに分散して割り当
てられた巡回符号をなす符号語の検出が容易に行なえ
る。制御入力端子209に入力されるビット列としてＩ＝
（1110）が入力された場合、１フレーム周期間に端子20
51に送られてくる１ワード７ビットの符号パターンにお
いて、剰余が零となる符号パターンは式（10−１）（10
−２）…（10−７）の７種類であり、剰余が零であると
いうことは、各サブフレームのLSBに分散して挿入され
た巡回符号パターンを検出したことを意味し、その後、
各サブフレームのMSBに割り当てられたフレームパター
ン（F1F2…F7）を検索することにより同期の確保がすみ
やかに可能となる。剰余が非零の場合には同期検出が行
なえない。つまり非同期状態に陥ったことを意味し、同
期検出を行う。以上をまとめるとフレーム同期の確保は
各サブフレームのLSBに挿入された巡回符号をサーチし
た後、ただちに各サブフレームのMSBを検索することに
より可能であり、最悪でもサブフレーム長をＭとした場
合（Ｍ−１）だけハンチングすれば、各サブフレームの
LSBに分散して挿入されている巡回符号をサーチできる
ので最悪な場合の同期復帰時間は（Ｍ−１）×１フレー
ム〔秒〕となる。ここで巡回符号を生成する入力ビット
列Ｉ、つまり制御入力端子209から入力される情報とし
て、24−１の情報量を伝送することが可能となり、伝送
路監視用モニタ、サービスモニタ等の情報伝送に使用す
ることが可能である。例えば、制御信号入力端子209か
ら入力されるビット列がＩ＝（1110）の場合、制御信号
出力端子210には、（1110）の出力ビット列が現われ
る。制御ゲート208の入力は、遅延素子2114〜2116の出
力を用いて割算の剰余が零であるか、非零であるかを検
出するゲートであり、出力はクロック制御回路207の入
力となる。さらにクロック制御回路207には端子2051、
７進カウンタ206の出力が入力され、このクロック制御
回路207においては、フレームパターン保持メモリを有
し、端子2051から送られてくる１ワード７ビットのフレ
ームパターンと制御ゲート208の出力を用いて、フレー
ム同期の確保の確認を行なうと伴に、フレーム同期確保
のための制御情報をクロック制御信号線205M+2を用いて
直列・並列変換器204に送信し、フレーム同期が確保さ
れる。
場合を考える。１サブフレーム長の遅延素子2111〜2113
とMOD2の加算器2121，2122は、１ワード７ビットの巡回
符号を発生する巡回符号発生器を構成しており、１サブ
フレーム長の遅延素子2111〜2113は１フレーム毎に内容
がクリアされ、これとMOD2の加算器2121，2122により式
（３）の生成多項式Ｇ（ｘ）＝１＋ｘ＋x3による乗算器
となっている。これにより１フレーム周期毎の乗算が可
能となり、情報入力端子201Mからは、入力ビット列Ｉ＝
（1110）と式（３）の生成多項式Ｇ（ｘ）＝１＋ｘ＋x3
によって生成された符号語W0＝（1100010）が入力さ
れ、情報入力端子2011〜201Mから入力された情報は、並
列・直列変換器202によって第１図に示されたフレーム
に変換される。ここで、第１図に示された（C1C2…Cn）
は符号語W0＝（1100010）＝（C1C2C3C4C5C6C7）に対応
しており、クロック信号はクロック線201M+1から入力さ
れる。並列・変換器202によって、直列信号に変換され
た情報は信号線203を用いて直列・並列変換器204へ伝送
され、Ｍ本の情報に並列変換される。この並列・変換さ
れた情報の一系列である端子2051の情報はクロック制御
回路207の入力信号となり他の一系列である端子205Mの
情報はMOD2の加算器2123の入力信号となる。他方、MOD2
の加算器2123，2124及び１サブフレーム長の遅延素子21
14〜2116は式（３）の生成多項式Ｇ（ｘ）＝１＋ｘ＋x3
による割算器を構成している。また、７進カウンタ206
には伝送路速度をf0とした場合、f0/7〔Hz〕なるクロッ
ク信号が直列・並列変換器204から送られてきており、
この出力を用いて１フレーム間隔で遅延素子2114〜2116
の内容をクリアしている。これにより前記割算器は、１
フレーム周期毎に逐次端子205Mの情報を用いて伝送され
てくる７ビットを符号語とする多項式を式（３）の生成
多項式で割る割算器となり、その剰余は遅延素子2114〜
2116にあらわれ、商は制御信号出力端子210にあらわれ
る。これは７つのサブフレームからそれぞれ１ビットず
つ取り出されたビット列を符号語とする符号多項式と、
式（３）の生成多項式の割算を逐次行っていることに相
当し、その剰余、即ち、割算終了の後の遅延素子2114〜
2116の値が全て零であるならば、端子205Mから送られて
くる信号は、各サブフレームLSBに分散して割り当てら
れた巡回符号をなす符号語であり、遅延素子2114〜2116
が１つでも非零であるならば端子205Mから送られてくる
信号が巡回符号をなす符号語でないことを意味する。こ
のようにして、各サブフレームのLSBに分散して割り当
てられた巡回符号をなす符号語の検出が容易に行なえ
る。制御入力端子209に入力されるビット列としてＩ＝
（1110）が入力された場合、１フレーム周期間に端子20
51に送られてくる１ワード７ビットの符号パターンにお
いて、剰余が零となる符号パターンは式（10−１）（10
−２）…（10−７）の７種類であり、剰余が零であると
いうことは、各サブフレームのLSBに分散して挿入され
た巡回符号パターンを検出したことを意味し、その後、
各サブフレームのMSBに割り当てられたフレームパター
ン（F1F2…F7）を検索することにより同期の確保がすみ
やかに可能となる。剰余が非零の場合には同期検出が行
なえない。つまり非同期状態に陥ったことを意味し、同
期検出を行う。以上をまとめるとフレーム同期の確保は
各サブフレームのLSBに挿入された巡回符号をサーチし
た後、ただちに各サブフレームのMSBを検索することに
より可能であり、最悪でもサブフレーム長をＭとした場
合（Ｍ−１）だけハンチングすれば、各サブフレームの
LSBに分散して挿入されている巡回符号をサーチできる
ので最悪な場合の同期復帰時間は（Ｍ−１）×１フレー
ム〔秒〕となる。ここで巡回符号を生成する入力ビット
列Ｉ、つまり制御入力端子209から入力される情報とし
て、24−１の情報量を伝送することが可能となり、伝送
路監視用モニタ、サービスモニタ等の情報伝送に使用す
ることが可能である。例えば、制御信号入力端子209か
ら入力されるビット列がＩ＝（1110）の場合、制御信号
出力端子210には、（1110）の出力ビット列が現われ
る。制御ゲート208の入力は、遅延素子2114〜2116の出
力を用いて割算の剰余が零であるか、非零であるかを検
出するゲートであり、出力はクロック制御回路207の入
力となる。さらにクロック制御回路207には端子2051、
７進カウンタ206の出力が入力され、このクロック制御
回路207においては、フレームパターン保持メモリを有
し、端子2051から送られてくる１ワード７ビットのフレ
ームパターンと制御ゲート208の出力を用いて、フレー
ム同期の確保の確認を行なうと伴に、フレーム同期確保
のための制御情報をクロック制御信号線205M+2を用いて
直列・並列変換器204に送信し、フレーム同期が確保さ
れる。
以上、１フレーム内のサブフレーム数７、生成多項式は
１＋ｘ＋x3、制御信号伝送量24−１なる場合を例に挙げ
て説明してきたが、本発明はこれらの組合せに限られる
ものではなく、種々多様な組合せが考えられる。また、
必ずしも、各サブフレームのLSB全てに巡回符号パター
ンを割り当てる必要もなく、例えば１フレーム内のサブ
フレーム数が増大した場合、つまり、大フレーム化が図
られた場合には１サブフレームおきに、巡回符号パター
ンのビットをLSBに挿入し、巡回符号の符号長を短かく
することも可能である。また、巡回符号パターンの挿入
場所は、各サブフレームのLSBに限られるものではな
い。
１＋ｘ＋x3、制御信号伝送量24−１なる場合を例に挙げ
て説明してきたが、本発明はこれらの組合せに限られる
ものではなく、種々多様な組合せが考えられる。また、
必ずしも、各サブフレームのLSB全てに巡回符号パター
ンを割り当てる必要もなく、例えば１フレーム内のサブ
フレーム数が増大した場合、つまり、大フレーム化が図
られた場合には１サブフレームおきに、巡回符号パター
ンのビットをLSBに挿入し、巡回符号の符号長を短かく
することも可能である。また、巡回符号パターンの挿入
場所は、各サブフレームのLSBに限られるものではな
い。
このように、本発明による同期検出回路を用いれば、伝
送データ量に対するフレームパターンの信号量のオーバ
ーヘッド量、同期検出の容易さや平均非同期継続時間特
性が従来の構成による同期検出回路に比べて著しく改善
されていることがわかる。
送データ量に対するフレームパターンの信号量のオーバ
ーヘッド量、同期検出の容易さや平均非同期継続時間特
性が従来の構成による同期検出回路に比べて著しく改善
されていることがわかる。
この発明は、このように高速・大容量の伝送系に適した
同期検出回路であり、従来より一層高速・大容量化され
る伝送系への応用にその活用ができるものである。
同期検出回路であり、従来より一層高速・大容量化され
る伝送系への応用にその活用ができるものである。
第１図は本発明の実施例におけるフレームの構成図、第
２図は本発明の一実施例のブロック図、第３図，第４図
は従来例におけるフレームの構成図である。 2011〜201M…情報入力端子、201M+1…クロック入力端
子、202…並列・直列変換器（Ｐ−Ｓ）、203…信号線、
204…直列・並列変換器（Ｓ−Ｐ）、2051〜205M…情報
出力端子、205M+1…クロック線、205M+2…クロック制御
信号線、206…７進カウンタ、207…クロック制御回路、
208…制御ゲート、209…制御信号入力端子、210…制御
信号出力端子、2111〜2116…１サブフレーム長の遅延素
子、2121〜2124…MOD2の加算器。
２図は本発明の一実施例のブロック図、第３図，第４図
は従来例におけるフレームの構成図である。 2011〜201M…情報入力端子、201M+1…クロック入力端
子、202…並列・直列変換器（Ｐ−Ｓ）、203…信号線、
204…直列・並列変換器（Ｓ−Ｐ）、2051〜205M…情報
出力端子、205M+1…クロック線、205M+2…クロック制御
信号線、206…７進カウンタ、207…クロック制御回路、
208…制御ゲート、209…制御信号入力端子、210…制御
信号出力端子、2111〜2116…１サブフレーム長の遅延素
子、2121〜2124…MOD2の加算器。
Claims (4)
- 【請求項１】Ｎ（Ｎは整数）個のサブフレームに分割さ
れ各サブフレームがＭ（Ｍは整数）ビット構成を採るフ
レームにおけるフレーム同期用パターンは、前記各サブ
フレームの先頭１ビットに分散して挿入し、更に、前記
各サブフレームの残りＭ−１ビットのうち１ビットを使
用して、生成多項式から生成される１ワードＮビットか
らなる巡回符号を挿入することを特徴とするフレーム同
期方法。 - 【請求項２】Ｍ（Ｍは整数）本の並列送信情報を直列情
報に変換する並列・直列変換器と、フレーム同期用パタ
ーンを発生させるフレームパターン発生器と、予め定め
られた生成多項式から生成される１ワードＮ（Ｎは整
数）ビットの巡回符号を発生する巡回符号発生器とを具
備し、前記フレームパターン発生器と前記巡回符号発生
器は、それぞれ前記並列・直接変換器のＭ本の入力端子
の何れかに接続されることを特徴とするフレーム同期装
置。 - 【請求項３】受信信号をＭ（Ｍは整数）ビット毎に取り
出す直列・並列変換器と、該直列・並列変換器から出力
されデータ列から取り出された第一のＮ（Ｎは整数）ビ
ット列を係数とする符号多項式と予め定められた生成多
項式との剰余を計算する手段と、該剰余の結果と前記直
列・並列変換器から出力されるデータ列から取り出され
た第二のＮビット列を用いて同期検出を行う手段とを含
むことを特徴とするフレーム同期装置。 - 【請求項４】Ｍ（Ｍは整数）本の並列送信情報を直列情
報に変換する並列・直列変換器と、フレーム同期用パタ
ーンを発生させるフレームパターン発生器と、予め定め
られた生成多項式から生成される１ワードＮ（Ｎは整
数）ビットの巡回符号を発生する巡回符号発生器とを具
備し、前記フレームパターン発生器と前記巡回符号発生
器は、それぞれ前記並列・直列変換器のＭ本の入力端子
の何れかに接続され、前記直列情報を送出する送信装置
と、 受信された直列情報をＭビット毎に取り出す直列・並列
変換器と、該直列・並列変換器から出力されたデータ列
から取り出された第一のＮビット列を係数とする符号多
項式と予め定められた生成多項式との剰余を計算する手
段と、該剰余の結果と前記直列・並列変換器から出力さ
れるデータ列から取り出された第二のＮビット列を用い
て同期検出を行う手段とを含む受信装置とから構成され
ることを特徴とするフレーム同期装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156410A JPH0722285B2 (ja) | 1986-07-02 | 1986-07-02 | フレーム同期方法および装置 |
| AU67163/87A AU585794B2 (en) | 1986-01-09 | 1987-01-06 | Frame synchronization detection system |
| US07/001,409 US4796282A (en) | 1986-01-09 | 1987-01-07 | Frame synchronization detection system |
| CA000526919A CA1255403A (en) | 1986-01-09 | 1987-01-08 | Frame synchronization detection system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156410A JPH0722285B2 (ja) | 1986-07-02 | 1986-07-02 | フレーム同期方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6313448A JPS6313448A (ja) | 1988-01-20 |
| JPH0722285B2 true JPH0722285B2 (ja) | 1995-03-08 |
Family
ID=15627136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61156410A Expired - Lifetime JPH0722285B2 (ja) | 1986-01-09 | 1986-07-02 | フレーム同期方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722285B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720099B2 (ja) * | 1987-03-30 | 1995-03-06 | 日本電気株式会社 | フレーム同期方法及び装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116198A (en) * | 1980-02-15 | 1981-09-11 | Matsushita Electric Works Ltd | Data transmitter |
| JPS5717186A (en) * | 1980-07-07 | 1982-01-28 | Ricoh Co Ltd | Multifunctional diode |
| JPS6043938A (ja) * | 1983-08-22 | 1985-03-08 | Japanese National Railways<Jnr> | 時分割多重伝送同期検出装置 |
-
1986
- 1986-07-02 JP JP61156410A patent/JPH0722285B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6313448A (ja) | 1988-01-20 |
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