JPS6313448A

JPS6313448A - フレーム同期方法および装置

Info

Publication number: JPS6313448A
Application number: JP61156410A
Authority: JP
Inventors: Tokuo Yoshida; 吉田　徳夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-07-02
Filing date: 1986-07-02
Publication date: 1988-01-20
Anticipated expiration: 2010-03-08
Also published as: JPH0722285B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、基幹伝送系、公衆網、加入者系等にディジ
タル伝送系に用いられるフレーム同期方式及び装置に関
するものである。

〔従来の技術〕

伝送媒体として光ファイバを用いた伝送技術の進展は目
覚ましいものがあり、伝送情報量とじては数百Ｍｂｐｓ
〜数Ｇｂ　ｐ　ｓ程度の伝送が可能になりつつある。大
容量化されたディジタル伝送系を有効に使用する上で、
時分割多重方式が考えられるが、高速処理が必要となる
ため、フレーム構成をできるだけ簡単にして、回路の小
規模化、簡易化をはかっている。その１つの方式として
、ビット単位の時分割多重方式があり、第３図はこの多
重方式の一般的なフレーム構成図である。同図において
は、１フレームはにビットで構成され、１フレームをビ
ット単位でにチャネルに分け、そのうちの１チヤネルを
フレームチャネルに割り当てており、Ｆはフレームチャ
ネル、＃１〜＃に−１はビット単位のに一１個のチャネ
ルである。この技術については、昭和６０年度電子通信
学会情報システム部門、全国大会講演論文集分冊２に明
石文雄他によって発表された゛’１．２Ｇｂｐｓ光ルー
プ型ＬＡＮの構成”　、Ｐ、９４に記載されている。こ
の方式においては、ビット多重するときに固有フレーム
パターンが１ビットずつ数フレーム単位にフレームチャ
ネル（Ｆ）に挿入されており、同期検出においては、チ
ャネル単位にデータを分離した後、あるチャネルから分
離された信号列が挿入した固有フレームパターンと一致
するかどうかでフレームチャネルを検出し同期検出を行
なっている。

また他の方法としてフレームをサブフレーム単位に分け
、フレームパターンを各サブフレームに分散させる方式
があり、第４図はその方式の一般的なフレーム構成図で
ある。同図においては、１フレームをＬ個のサブフレー
ムに分け、各サブフレームは１ビット単位であり、１フ
レームは（ｌＸＬ）ビットの構成になっており、各サブ
フレームの先頭１ビットに順次にフレームパターンが１
ビットずつ挿入されている。Ｆｉ　（ｉ＝１．２゜・・
・、Ｌ）は各サブフレームの先頭１ビットに挿入される
フレームビット、＃１〜＃Ｌは１ビット単位のサブフレ
ームを示す。この技術については昭和５８年研究実用化
報告第３２巻第３号に吉開範章他によって発表された゛
’Ｆ−４００Ｍ方式端局中継装置の設計と特性”、Ｐ、
５９７〜６０８に記載されている。この方式においては
（ＰＩ　Ｆ２　Ｆ３・・・Ｆ　ｔ、−＋　Ｆ　ｔ　）が
フレームパターンとなっており、同期検出においては、
分離された信号列から（Ｆ、Ｆ２Ｆ、・・・ＦＬ−ＩＦ
Ｌ）なるフレームパターンを検出することによって同期
検出を行なっている。フレームパターンをフレームビッ
トであるＦ、〜ＦＬの全てに挿入する必要はなく、例え
ば、フレームパターンがフレームビットＦ１Ｆ３Ｆ５・
・・に挿入されている場合には残りのフレームビットＦ
２Ｆ４Ｆ６・・・を用いて伝送路監視用モニタやサービ
スモニタ等の情報を伝送することも可能である。

〔発明が解決しようとする問題点〕

第３図に示されたようなビット多重方式においては、フ
レームチャネル（Ｆ）として、１フレームにビット中１
ビットを使用している。回路の小規模化・簡易化をはか
るためには、１フレームを構成するＫの長さはあまり大
きくすることはできないため、伝送データ量におけるフ
レームパターンの信号量が１／にと大きくなっている。

このオーバーヘッドは伝送容量を増大高速化するに従っ
て大きくなることが予想され、更にシステムの信頼性や
サービスを性等を考えると、伝送路監視モニタやサービ
スモニタ等の情報を伝送するチャネルも必要となり、こ
の傾向は著しく増大することになる。また、第４図に示
されたような、フレームをサブフレーム単位に分け、フ
レームパターンを各サブフレームに分散させる方式にお
いては、固有なフレームパターンである（Ｆ＋　Ｆ２Ｆ
３・・・ＦＬ−ＩＦＬ）と一致する信号列を分離された
信号列から検出することにより同期検出を行ない、フレ
ーム同期およびサブフレーム同期の確保を行なっている
。フレームビットＦ、〜ＦＬ内に伝送路監視モニタやサ
ービスモニタ等の情報を挿入して伝送したり１フレーム
内のサブフレーム数りや、サブフレームの構成ビット数
■を増やすことにより、回路の複雑さを増すことなく、
伝送データ量に対するオーバーヘッドが少ない情報伝達
が可能になる。

しかしながら、一度同期が外れた場合には、フレームパ
ターンである（ＰＩＦ２Ｆ３・・・ＦＬ−。

ＦＬ）と一致する信号列を分離された信号列から検出す
るためには、最悪１フレ一ム間のハンティングが必要と
なるために、同期復帰を行うまでにかかる最悪の同期時
間はＬＸＩＸＩフレーム〔ＳＥＣ〕となり、サブフレー
ム数りやサブフレーム構成ビット数１が大きくなってし
まうと、一度同期が外れてからフレームパターン（ＰＩ
　Ｆ２　Ｆ３・・・ＰＬ−ＩＦＬ）を検出するまでにか
かる平均時間が大きくなっていた。

本発明はこれらの問題点を解決する上で、回路規模の増
大、複雑さを増すことなく伝送データ量に対するフレー
ムパターン信号量のオーバーヘッドを少なくし、かつ同
期復帰にかかる平均時間を縮小することができるという
高速大容量の伝送系に適するフレーム同期方式を提供す
ることにある。

〔問題点を解決するための手段〕

本発明によればＮ個のサブフレームに分割され各サブフ
レームはＭビット構成を取るフレームにおけるフレーム
同期用パターンは、サブフレームの先頭１ビットに分散
して挿入し、更に、残りＭ−１ビットのうち１ビットを
使用して、生成多項式から生成される１ワードＮビット
からなる巡回符号を挿入することを特徴とするフレーム
同期方式が得られる。

また、本発明によればＭ本の並列送信情報を直列情報に
変換する並列・直列変換器と、フレーム同期用パターン
を発生させるフレームパターン発生器と、予め定められ
た生成多項式から生成される１ワードＮビットの巡回符
号を発生ずる巡回符号発生器を具備し、前記フレームパ
ターン発生器と前記巡回符号発生器は、それぞれ前記並
列・直列変換器のＭ本の入力端子の何れかに接続される
ことを特徴とするフレーム同期装置が得られる。

更に、本発明によれば受信信号をＭビット毎に取り出す
直列・並列変換器と、該直列・並列変換器から出力され
データ列から取り出された第一のＮビット列を係数とす
る符号多項式と予め定められた生成多項式との剰余を計
算する手段と、該剰余の結果と前記直列、並列変換器か
ら出力されるデータ列から取り出された第二のＮビット
列を用いて同期検出を行う手段とを含むことを特徴とす
るフレーム同期装置が得られる。

〔作用〕

同期検出を行なう上で、回路規模の小規模化、簡易化を
図ることが望ましく、伝送路上のフレーム構成をサブフ
レーム単位に分割しフレームパターンを各サブフレーム
の先頭１ビットに分散して挿入し、同期検出に於いては
、各サブフレームの先頭ビットに分散して挿入されたフ
レームビットを取り出すことによりフレームパターンの
検出、即ち同期検出が可能であるので、同期検出回路に
要求される動作速度は低減され回路の小規模化、簡単化
を図り、高速、大容量な伝送系に適した同期検出回路を
構成することが可能になり、１フレーム内のサブフレー
ム数やサブフレームの構成ビット数を増せば、伝送デー
タ量に対するフレームパターンの信号量のオーバーヘッ
ドを低減した伝送系を実現することが期待される。また
、各サブフレームには任意の生成多項式と任意の入力ビ
ット列から生成される１ワードＮビットからなる巡回符
号が１ビットずつ分散されて挿入されており、同期検出
に於いては、巡回符号の性質を用いて分離された信号の
１系列から取り出された１ワードＮビットを係数とする
符号多項式と前記生成多項式との剰余を計算することに
より、前記巡回符号パターンの検出を行い、この後にフ
レームパターンを検索することにより、すみやかにかつ
容易にフレーム同期の確保が可能となる。更に、前記巡
回符号を生成する前記入力ビッ１−列として伝送路監視
情報等を用い、受信側において前記生成多項式との商を
計算することにより伝送路監視情報等の情報をも前記巡
回符号を用いて伝送可能となる。

〔実施例〕

以下に本発明のフレーム同期検出方式の実施例について
説明する。第１図は本発明の実施例におけるフレームの
構成図である。同図においては１フレームは７個のサブ
フレームに分けられ、各すブフレームはＭビット単位で
構成されており、１フレームは（７ＸＭ）ビットの構成
になっており、各サブフレームの先頭ビット（ＭＳＢ）
に順次フレームパターンが１ビットずつ分散されて挿入
されている。更に、各サブフレームの最後尾１ビット（
ＬＳＢ）には、符号長７の巡回符号列が１ビットずつ分
散されて挿入されている。Ｆｉ（ｉ＝１．２．・・・、
７）は各サブフレームのＭＳＢに挿入されるフレームビ
ット、Ｃｉ　（ｉ＝１．２゜・・、７）は各サブフレー
ムのＬＳＢに挿入される符号長７の巡回符号、＃１〜＃
７はＭビット単位のサブフレーム番号を示す。

ここで、巡回符号について簡単に説明する。一般的に符
号語を（ａ　ｒ３　ａ　１ａ　２１．５ａ　ｎ−１）と
したとき、ａ（、をｎ−１次、ａｌをｎ−２次、ａｎ−
１を０次に対応させて、符号多項式Ｆ　（ｘ）をＦ　（
ｘ　＞　＝ａｎ−＋　＋　ａｎ−２ｘ　＋　ａ　ｎ−３
ｘ２＋・・・＋ａｌ　ｘ’−２＋ａ（、ｘ″−’　＝ｌ
ｌ）と表わすことができる。ここで符号長はｎであり、
時間的には高次の項ａ。が最初に現われ、順次に低次の
方へと進み最後にＣＬｎ−１があられれるものとする。

ここで、符号長７、符号語として（ＣＩ　Ｃ２Ｃ５・・
・Ｃ７）を選んだとすると、符号多項式Ｆ（Ｘ）は６次
の多項式であられすことが可能であり、Ｆ　（ｘ）＝Ｃ７＋Ｃ６ｘ十Ｃ５ｘ２＋Ｃ４ｘ３＋Ｃ３
ｘ’　十Ｃ２ｘ５＋Ｃ１ｘ６・・・（２）と表わせ、生成多項式〇　（ｘ＞として３次の多項式を
選び、Ｇ　（ｘ）＝１＋ｘ＋ｘ３　　　　　−・（３）とした
場合、Ｆ　（ｘ＞　＝Ｑ　（ｘ）　Ｇ　（ｘ）　　　　　　＝
−（４）含満足するＱ（ｘ）なる多項式が存在すれば、
式（２）の多項式は式（３）の生成多項式から生成され
たことになる。ここで多項式Ｑ　（ｘ＞として、入力ビ
ット列Ｉ＝（１１１０）を係数とする多項式％式％（５
）を運び、２を法とする体を仮定すれば、Ｆ　（ｘ＞　＝
Ｑ　（ｘ）　Ｇ　（ｘ＞＝　（ｘ＋ｘ２＋ｘ３）（１＋
ｘ＋ｘ３）＝ｘ＋ｘ５＋ｘ６　　　　　・・・（６）と
なり、符号語Ｗｏ　＝　（１１０００１０）　　　　　　−（７）が
入力ビット列１−（１１１０）から生成されたことにな
る。

入力ビット列としては（００００）のビット列を除いた
２”−１＝１５種のビット列があり、それぞれの入力ビ
ット列に対応した符号語が生成されることになる。更に
刊行物゛「符号理論」　（宮用洋、岩垂好裕、今井秀樹
著、昭晃堂、Ｐ、＋９４〜＋９７）”に示されているよ
うに、２を法とする体において一般にｎを符号長とした
とき、生成多項式Ｇ　（ｘ＞がｘ”＋１を割り切るとき
Ｇ（ｘ）がら生成される符号語は巡回符号をなす。従っ
て、式（３）の生成多項式は、（ｘ”＋１）／Ｇ（ｘ＞＝　（ｘ”　＋１）、／（ｘ３＋ｘ＋１＞＝ｘ’　＋ｘ
２＋ｘ十１　　　　　　・・・（８）で、ｘ７＋１をｘ
４＋ｘ２＋ｘ＋１で割り切るので、式（３）の生成多項
式から生成される符号長７の符号語は巡回符号となる。

即ち、式（７）の符号語において、式（９）で示された行列Ｗの各行成分は符号長７の巡回
符号となっており、ＶＶ＋’＝　（１１０００１０）　　　　　　・・・（
１０−１＞Ｗ２　＝　（１０００１０１）　　　　　　
・・・＜１０−２＞Ｗ３　＝　（０００１０１１）　　
　　　　・・・（１０−３）Ｗ４＝　（００１０１１０
）　　　　　　・・・（ｌｏ”４）Ｗ、−（０１０，１
１００＞　　　　　　　　　・・・（ｔｏ−５）Ｗ６−
（ｌｏｌｌｏｏｏ）　　　　　　　・・・（１０−６＞
Ｗ、＝　（０１１０００１）　　　　　　　・・・（１
０−７）としたとき、Ｗ、、Ｗ４．・・・、Ｗ７を係数
とする符号多項式は式（３）の生成多項式で割り切れる
ことになる。

第２図は本発明の一実施例であり、第１図に示されたフ
レームから同期の検出を行なうものである。同図におい
て、２０１１〜２０１Ｍは情報入力端子、２０１　Ｍ＋
１はクロック入力端子、２０２は並列・直列変換器（Ｐ
−３）、２０Ｂは信号線、２０４は直列・並列変換器（
Ｓ−Ｐ）、２０５１〜２０５Ｍは並列変換された情報の
出力端子、２０５Ｍ＋１は、タロツク線、２０５　Ｍ＋
２はクロック制御信号線、２０６は７進カウンタ、２０
７はクロック制御回路、２０８は制御ゲート、２０９は
制御信号入力端子、２１０は制御信号出力端子、２１１
１〜２１１６は１サブフレーム長の遅延素子、２１２１
〜２１２４はＭＯＤ２の加算器である。

第１図に示されたフレームパターン（ＰＩＦ２Ｆ３　Ｆ
４　Ｆ５　Ｆ６　Ｆ７　）は、第２図の情報入力端子２
０１１がら入力される一制御信号入力端子２０９から入
力される入力ビット列としては２４〜１種の場合が考え
られ、このビット列に伝送路監視情報やサービスモニタ
等の情報を割り当てることが可能である。

ここでは入カビ・ソト列としてＩ＝（１１１０）が入力
された場合を考える。１サブフレーム長の遅延素子２１
１□〜２１１３とＭＯＤ２の加算器２１２＋’、２１２
２は、１ワード７ビットの巡回符号を発生する巡回符号
発生器を構成しており、１サブフレーム長の遅延素子２
１１．〜２１１３は１フレーム毎に内容がクリアされ、
これとＭＯＤ２の加算器２１２□、２１２２により式（
３）の生成多項式Ｇ　（ｘ）＝１＋ｘ十ｘ３による乗算
器となっている。これにより１フレ一ム同期毎の乗算が
可能となり、情報入力端子２０１Ｍからは、入力ビット
列Ｉ＝（１１１０）と式（３）の生成多項式Ｇ　（ｘ　
）　＝　１　＋　ｘ　十ｘ　３によって生成されな符号
語Ｗ。＝　（１１０００１０）が入力され、情報入力端
子２０１．〜２０１Ｍから入力された情報は、並列・直
列変換器２０２によって第１図に示されたフレームに変
換される。ここで、第１図に示された（ＣＩ　Ｃ２・・
・Ｃｎ）は符号語Ｗｏ　＝　（１１０００１０）＝（Ｃ
ｔＣｚＣ３Ｃ４ＣｓＣ６Ｃ７）に対応しており、クロッ
ク信号はクロック線２０１Ｍ＋１から入力される。並列
・直列変換器２０２によって、直列信号に変換された情
報は信号線２０３を用いて直列・並列変換器２０４へ伝
送され、Ｍ本の情報に並列変換される。この並列変換さ
れた情報の一系列である端子２０５１の情報はクロック
制御回路２０７の入力信号となり他の一系列である端子
２０５Ｍの情報はＭＯＤ２の加算器２１２３の入力信号
となる。他方、ＭＯＤ２の加算器２１２３〜２１２４及
び１サブフレーム長の遅延素子２１１４〜２１１６は式
（３）の生成多項式Ｇ　（ｘ）＝１＋ｘ＋ｘ３による割
算器を構成している。また、７進カウンタ２０６には伝
送路速度をｆ、とじた場合、ｆ　ｏ　／　７　（Ｈｚ　
）なるクロック信号が直列・並列変換器２０４から送ら
れてきており、この出力を用いて１フレ一ム間隔で遅延
素子２１１４〜２１１６の内容をクリアしている。これ
により前記割算器は、１フレ一ム周期毎に逐次端子２０
５Ｍの情報を用いて伝送されてくる７ビットを符号語と
する多項式を式（３）の生成多項式で割る割算器となり
、その剰余は遅延素子２１１４〜２１１６にあられれ、
商は制御信号出力端子２１０にあられれる。これは７つ
のサブフレームからそれぞれ１ビットずつ取り出された
ビット列を符号語とする符号多項式と、式（３）の生成
多項式の割算を逐次行っていることに相当し、その剰余
、即ち、割算終了の後の遅延素子２１１４〜２１１６の
値が全て零であるならば、端子２０５Ｍから送られてく
る信号は、各サブフレームＬＳＢに分散して割り当てら
れた巡回符号をなす符号語であり、遅延素子２１１４〜
２１１６が１つでも非零であるならば端子２０５Ｍから
送られてくる信号が巡回符号をなす符号語でないことを
意味する。このようにして、各すブフレームのＬＳＢに
分散して割り当てられた巡回符号をなす符号語の検出が
容易に行なえる。制御入力端子２０９に入力されるビッ
ト列としてＩ＝（１１１０）が入力された場合、１フレ
一ム周期間に端子２０５１に送られてくる１ワード７ビ
ットの符号パターンにおいて、剰余が零となる符号パタ
ーンは式（１０−１＞（１０−２＞・・・（１０−７）
の７種類であり、剰余が零であるということは、各サブ
フレームのＬＳＢに分散して挿入された巡回符号パター
ンを検出したことを意味し、その後、各サブフレームの
Ｍ　Ｓ　Ｂに割り当てられたフレームパターン（ＦＩ　
Ｆ２・・・Ｆ７　）を検索することにより同期の確保が
すみやかに可能となる。剰余が非零の場合には同期検出
が行なえない。つまり非同期状態に陥ったことを意味し
、同期検出を行なう。以上をまとめるとフレーム同期の
確保は各サブフレームのＬＳＢに挿入された巡回符号を
サーチした後、ただちに各サブフレームのＭＳＢを検索
することにより可能であり、最悪でもサブフレーム長を
Ｍとした場合（Ｍ−１）だけハンチングすれば、各サブ
フレームのＬＳＢに分散して挿入されている巡回符号を
サーチできるので最悪な場合の同期復帰時間は（Ｍ−１
）Ｘｉフレーム〔秒〕となる。ここで巡回符号を生成す
る入力ビット列■、つまり制御入力端子２０９から入力
される情報として、２４−１の情報量を伝送することが
可能となり、伝送路監視用モニタ、サービスモニタ等の
情報伝送に使用することが可能である。例えば、制御信
号入力端子２０９から入力されるビット列がＩ＝（１１
１０）の場合、制御信号出力端子２１０には、（１１１
０）の出力ビット列が現われる。制御ゲート２０８の入
力は、遅延素子２１１４〜２１１６の出力を用いて割算
の剰余が零であるか、非零であるかを検出するゲートで
あり、出力はクロック制御回路２０７の入力となる。さ
らにクロック制御回路２０７には端子２０５＋　、７進
カウンタ２０６の８カが入力され、このクロック制御回
路２０７においては、フレームパターン保持メモリを有
し、端子２０５１から送られてくる１ワード７ビットの
フレームパターンと制御ゲー１−２０８の出力を用いて
、フレーム同期の確保の確認を行なうと伴に、フレーム
同期確保のための制御情報をクロック制御信号線２０５
□２を用いて直列・並列変換器２０４に送信し、フレー
ム同期が確保される。

以上、ｌフレーム内のサブフレーム数７、生成多項式は
１＋ｘ＋ｘ３＝制御信号伝送量２４−１なる場合を例に
挙げて説明してきたが、本発明はこれらの組合せに限ら
れるものではなく、種々多様な組合せが考えられる。ま
た、必ずしも、各サブフレームのＬＳＢ全てに巡回符号
パターンを割り当てる必要もなく、例えば１フレーム内
のサブフレーム数が増大した場合、つまり、大フレーム
化が図られた場合には１サブフレームおきに、巡回符号
パターンのビットをＬＳＢに挿入し、巡回符号の符号長
を短かくすることも可能である。また、巡回符合パター
ンの挿入場所は、各サブフレームのＬＳＢに限られるも
のではない。

〔発明の効果〕

このように、本発明による同期検出回路を用いれば、伝
送データ量に対するフレームパターンの信号量のオーバ
ーヘッド量、同期検出の容易さや平均非同期継続時間特
性が従来の構成による同期検出回路に比べて著しく改善
されていることがわかる。

この発明は、このように高速・大容量の伝送系に適した
同期検出回路であり、従来より一層高速・大容量′化さ
れる伝送系への応用にその活用が期待されるものである
。

【図面の簡単な説明】

第１図は本発明の実施例におけるフレームの構成図、第
２図は本発明の一実施例のブロック図、第３図、第４図
は従来例におけるフレームの構成図である。２０１１〜２０１Ｍ・・・情報入力端子、２０１Ｍａ１
・・・クロック入力端子、２０２・・・並列・直列変換
器（Ｐ−３）、２０３・・・信号線、２０４・・・直列
・並列変換器（Ｓ−Ｐ）、２０５＋〜２０５Ｍ・・・情
報出力端子、２０５　Ｍ＋１・・・クロック線、２０５
Ｍ＋２・・・クロック制御信号線、２０６・・・７進カ
ウンタ、２０７・・・クロック制御回路、２０８・・・
制御ゲート、２０９・・・制御信号入力端子、２１０・
・・制御信号出力端子、２１１１〜２１１６・・・１サ
ブフレーム長の遅延素子、２１２１〜２１２４・・・Ｍ
ＯＤ２の加算器。

Claims

【特許請求の範囲】

（１）Ｎ個のサブフレームに分割され各サブフレームは
Ｍビット構成を取るフレームにおけるフレーム同期用パ
ターンは、サブフレームの先頭１ビットに分散して挿入
し、更に、残りＭ−１ビットのうち１ビットを使用して
、生成多項式から生成される１ワードＮビットからなる
巡回符号を挿入することを特徴とするフレーム同期方式
。
（２）Ｍ本の並列送信情報を直列情報に変換する並列・
直列変換器と、フレーム同期用パターンを発生させるフ
レームパターン発生器と、予め定められた生成多項式か
ら生成される１ワードＮビットの巡回符号を発生する巡
回符号発生器を具備し、前記フレームパターン発生器と
前記巡回符号発生器は、それぞれ前記並列・直列変換器
のＭ本の入力端子の何れかに接続されることを特徴とす
るフレーム同期装置。
（３）受信信号をＭビット毎に取り出す直列・並列変換
器と、該直列・並列変換器から出力されデータ列から取
り出された第一のＮビット列を係数とする符号多項式と
予め定められた生成多項式との剰余を計算する手段と、
該剰余の結果と前記直列・並列変換器から出力されるデ
ータ列から取り出された第二のＮビット列を用いて同期
検出を行う手段とを含むことを特徴とするフレーム同期
装置。