JPH0478239A - 多重化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル伝送網において信号多重化を行うた
めの多重化回路に関し、特にＮ本の信号列をフレーム単
位に多重化を行う場合に有効な多重化回路に関する。

〔従来の技術〕

従来、ディジタル伝送信号において、Ｎ本（Ｎ：任意の
正の整数）のデータ列をフレーム単位に多重化を行う場
合、第３図に示される多重化回路が使われていた。

第３図において、それぞれ連続してシリアルに転送され
てきたＮ本のディジタルデータ信号列は、Ｎ個の独立し
た記憶回路１１〜ＩＮに入力される。

この記憶回路１．〜ＩＮは一般にＦ　Ｔ　Ｆ　Ｏ（Ｆａ
ｓｔＩｎ　Ｆａｓｔ　Ｏｕｔ　）と呼ばれ、独立した入
出力ボートを有し、それぞれのクロック、タイミング信
号に従って記憶回路への書込み、読出し動作が独立に行
なわれる。すなわち、信号発生器４では入力信号のクロ
ックにより書込タイミング信号を生成し、このタイミン
グ信号によって、第４図の動作タイミング図に示すよう
に、ＳＩ　〜Ｓ８の信号列を複数の任意のビットのブロ
ック分（例えばＳＩの場合、Ｄｌ。、　　Ｄｌｌ、　　
Ｄｒ□、Ｄ、、・・・但し各ブロックのビット数は同じ
ものとする）毎に各記憶回路１１〜ＩＮへデータの書込
みを行う。

次に、同期回路６によって入力信号のクロックと同期し
た続出クロックをクロック発生器７より出力し、これよ
り信号発生器５によって生成した続出タイミング信号に
よって、第４図に示すＳ＋Ｚ〜ＳＮ□の信号列を記憶回
路１１〜ＩＮからバースト状に出力する。これは読出し
クロックの速度が書込クロックに比べて速いため、記憶
回路に書込まれたデータを読み出す時間が少なくてすむ
ためであり、入出力のデータ量は同じで第４図に示す信
号列で同じ添字のものが対応している（例えばＳ２のＩ
）ｚ＋とＳＺＺのＤ　！＋はデータの内容は同一）。

さらに、Ｎ個の記憶回路１１〜１ｏから出力された信号
列ＳＩ□〜ＳＮ□は、選択回路３に入力され、ここで各
列のデータは信号列Ｓ１□から順に選択され、信号列Ｓ
、−Ｓ、のブロック単位に多重化された出力信号Ｓ０と
して出力される。

［発明が解決しようとする課題］ 上述した従来の多重化回路では、速度変換のための記憶
回路が１本の入力信号に対し１個必要となるため、入力
信号がＮ本の場合にはＮ個の記憶回路が必要とされる。

また、これに応じて信号発生器５から出力される読出し
制御信号がＮ本必要であるため、入力のデータ信号列の
本数が多くなった場合に記憶回路の数が増大して構成が
複雑化し、しかも記憶回路の制御が複雑になるという問
題がある。

本発明の目的は、構成を簡略化し、かつ制御を容易に行
うことができる多重化回路を掃供することにある。

〔課題を解決するための手段〕

本発明の多重化回路は、Ｎ本の独立した入出力ボートを
有してそれぞれ独立してデータを記憶する第１の記憶回
路と、第１の記憶回路から読出されたデータを書込み、
読出し可能な第２の記憶回路と、第２の記憶回路から読
出されたデータを順序的に選択する選択回路と、第１の
記憶回路へのデータ書込タイミング信号を出力する第１
の信号発生器と、第１の記憶回路から読出したデータを
第２の記憶回路に書込み、かつ第２の記憶回路からデー
タを繰り返し読出して選択回路に入力させるタイミング
信号を出力する第２の信号発生器とを備えている。

第１の記憶回路は、Ｎ本の独立した入出力ボートと、書
込用および読出用の各タイミング信号入力端子とを有す
るＦＩＦＯで構成され、第２の記憶回路はＮ本の独立し
た入出力ボートと、書込用および読出用の各タイミング
信号入力端子とを有するＲＡＭで構成される。

〔作用〕

本発明によれば、第１の記憶回路でＮ本の信号列からそ
れぞれ独立したデータを記憶し、このデータを第２の記
憶回路に記憶させ、かっこのデータを繰り返し読出して
選択回路に入力させ、しかる上でこのデータを選択回路
において順序的に選択することで、Ｎ多重化を実現する
。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例のブロック構成図であり、こ
こでは、Ｎ本のデータ信号列が同一のクロックに同期し
て入力されるものとし、かつそれぞれの伝送容量は同一
であり、このＮ本の信号列を一本に多重化して伝送する
場合について説明する。

第１図に示すように、この多重化回路は、第１の記憶回
路１と、第２の記憶回路２を直列に接続し、かつ選択回
路３を直列に接続している。ここで第１の記憶回路１は
独立した入出力ボートを複数本有するＦＩＦＯであり、
それぞれのクロック。

タイミング信号入力に従って書込み、読出し動作を独立
に行なうことができる。また、第２の記憶回路２はＲＡ
Ｍで構成され、Ｎ本の多重化フレーム当たり１個のバー
スト信号入力に対し、１フレームでＮ回同じ信号を読出
して信号列を出力することができる。さらに、選択回路
３は入力されるＮ本の信号列のうちいずれか１本を選択
し、データを出力する。

そして、第１の信号発生器４で生成される書込タイミン
グ信号で第１の記憶回路１にＮ本の信号列Ｓ　Ｉ”　Ｓ
　Ｎのデータを同時に書き込むようにする。また、同期
回路６によって入力クロックと同期した読出しクロック
をクロック発生器７から出力し、これより第２の信号発
生器５によって生成された書込タイミング信号で第１の
記憶回路１からデータを読み出し、かつ同時に第２の記
憶回路２に書き込むように構成している。さらに、その
Ｎ倍の速度のタイミング信号で第２の記憶回路からデー
タを読出し、かつこれと同期して選択回路３における選
択を行うように構成している。

次に、この多重化回路における多重化動作を第２図のタ
イミング図を併用して説明する。

連続して入力されるＮ本の信号列を多重化するためには
、第２図の多重化出力信号ｓ０に示されるように入力ク
ロックよりも速いクロックによってデータを圧縮し、Ｎ
個の圧縮データのブロックを順に収容したものを１フレ
ームとして多重化する方法が考えられる。

まず、多重化信号の１フレーム内に収容するブロックに
圧縮するために、入力される信号列Ｓ１〜Ｓｓを第２図
のように、ブロックに区切り、ブロック単位に第１の記
憶回路１に書込む。よって、データ信号列に同期したク
ロックによって第１の信号発生器４より作られる書込み
タイミング信号を入力信号のブロック単位に初期化する
ように第１の記憶回路１に入力する。

次に同期回路６によって入力信号のクロックと同期した
読出しクロックをクロック発生器７より出力し、これよ
り第２の信号発生器５によって作り出された続出タイミ
ング信号によって第２図に示すＳＩＩ’＝　Ｓ　Ｎ　Ｉ
の信号列が第１の記憶回路１からバースト状に出力され
る。これは続出クロックの速度が書込クロックに比べて
速いため、記憶回路に書込まれたデータを読出す時間が
少なくてすむためであり、入出力のデータ量は同じであ
り、図において同じ添字のものが対応している（例えば
Ｓ２のＤ□とＳＺ＋のＤ２１はデータの内容は同一）。

次いで、第１の記憶回路１の出力信号Ｓｌｌ〜ＳＮＩは
そのまま第２の記憶回路２に書込まれる。第２の記憶回
路２では、Ｎ本の多重化フレーム当たり１個のバースト
信号入力に対し、第２図に示すように１フレームでＮ回
同じ信号を読出してＳＩＸ〜ＳＮ！の信号列が出力され
る。すなわち、Ｎ倍の速度のタイミングで繰り返し読出
しが行われる。

この信号列を選択回路３に入力する。選択回路３は第２
の信号発生器５からのＮ倍の速度のタイミング信号によ
り入力される信号列Ｎ本のうちいずれか１本を選択し、
データを出力する。これより順にり、。、Ｄｚ。・・・
ＤＮＯのブロックが選択され、選択回路３の出力はＳｏ
のようにＳ、〜ＳＮの信号列を１フレームにブロック単
位に多重化された信号列として出力される。

したがって、この多重化回路では、第１および第２の２
つの記憶回路１．２を直列に接続した構成で多重化が実
現できることになり、Ｎ本の入力信号に対しても記憶回
路を増やす必要がなく構成の簡略化が実現できる。また
、各記憶回路にはそれぞれ１本の制御信号を設けるだけ
でよ（、構成の簡略化とともに制御を容易に行うことが
できる。

〔発明の効果〕

以上説明したように本発明は、第１の記憶回路でＮ本の
信号列からそれぞれ独立したデータを記憶し、このデー
タを第２の記憶回路に記憶した上でこれを繰り返し読出
して選択回路に入力し、さらにこのデータを選択回路に
おいて順序的に選択することで、Ｎ多重化を実現するこ
とができるので、２つの記憶回路と１つの選択回路とで
Ｎ本の信号列を多重化することができ、多重化回路の構
成を簡略化することができる。また、各記憶回路に対し
てはそれぞれ１本の制御信号を接続すればよいため、構
成の簡略化とともに制御を容易にすることができる効果
がある。

【図面の簡単な説明】

第１図は本発明の多重化回路の一実施例のブロック構成
図、第２図は第１の多重化回路のタイミング図、第３図
は従来の多重化回路のプロ・ンク構成図、第４図は第３
図の多重化回路のタイミング図である。 １・・・第１の記憶回路、ＩＩ〜ＩＮ・・・記憶回路、
２・・・第２の記憶回路、３・・・選択回路、４・・・
第１の信号発生器、訃・・第２の信号発生器、６・・・
同期回路、７・・・クロック発振器。 第２ ＤＭＯＤＩＪＯ−−−−−ＤＮＯＤｙ ＤＩＩｏ　　Ｄ −−−−−Ｄ、１ 第３ 図 第４ 図 ２Ｑ Ｎ Ｕ）−〇 ＺＺ ｌ２θ Ｎ２ Ｄ−〇 Ｄ）Ｉ Ｓ。 ｌ０ ｌ２゜ ＮＱ Ｄ　＋　２ Ｎ Ｉ２

Claims (1)

1. 【特許請求の範囲】 １、Ｎ本（Ｎは任意の整数）の独立した入出力ポートを
   有し、各入出力ポートを通してＮ本の信号列のデータを
   それぞれ個別に書込みかつ読出し可能な第１の記憶回路
   と、第１の記憶回路から読出されたデータをそれぞれ書
   込みかつ読出し可能な第２の記憶回路と、第２の記憶回
   路から読出されたデータを順序的に選択する選択回路と
   、前記第１の記憶回路へのデータ書込タイミング信号を
   出力する第１の信号発生器と、第１の記憶回路から読出
   したデータを第２の記憶回路に書込み、かつ第２の記憶
   回路からデータを繰り返し読出して選択回路に入力させ
   るタイミング信号を出力する第２の信号発生器とを備え
   ることを特徴とする多重化回路。 ２、第１の記憶回路は、Ｎ本の独立した入出力ポートと
   、書込用および読出用の各タイミング信号入力端子とを
   有するＦＩＦＯで構成され、第２の記憶回路はＮ本の独
   立した入出力ポートと、書込用および読出用の各タイミ
   ング信号入力端子とを有するＲＡＭで構成されてなる特
   許請求の範囲第１項記載の多重化回路。