JPS59178037A - 位相整合回路 - Google Patents
位相整合回路Info
- Publication number
- JPS59178037A JPS59178037A JP58052956A JP5295683A JPS59178037A JP S59178037 A JPS59178037 A JP S59178037A JP 58052956 A JP58052956 A JP 58052956A JP 5295683 A JP5295683 A JP 5295683A JP S59178037 A JPS59178037 A JP S59178037A
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- Japan
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- digital data
- data series
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は位相整合回路に係り、特に到着するディジタル
データ系列に対し融通性ある位相遅延を有するディジタ
ルデータ系列を出力可能な位相整合回路に関す。
データ系列に対し融通性ある位相遅延を有するディジタ
ルデータ系列を出力可能な位相整合回路に関す。
ｆｂ） 技術の背景
第１図は本発明の対象となるティジタルデータ系列伝送
システムの一例を示す図であり、第２図は第１図におけ
る位相遅延関係を例示する図である。第１図において、
ディジクル送受信装置１および２が送出するディジクル
データ系列ｄ１およびｄ２は、伝送制御回路３により符
号再生等の処理を受けた後、ディジクルデータ系列ｄ１
“およびｄ２’としてそれぞれ対向するディジタル送受
信装置２および１に伝達されるものとする。各ディジタ
ルデータ系列ｄ１およびｄ２ば第２図に示される如（、
所定数のヒノＩ−ｂｌ乃至ｂｍにより構成されるフレー
ムＦが、繰返し伝送される。ディジクル送受信装置１は
、送信するディジタルデータ系列ｄ１と受信するディジ
タルデータ系列ｄ２“とのフレームＦが同一位相となる
ことか望ましく、同様にディジタル送受信装置２におい
ても、送信するディジタルデータ系列ｄ２と受信するデ
ィシタルデータ系列ｄ１１とのフレームＰが伺−位相で
あることが望ましい。然しディジタル送受信装置１およ
び２がディンタルデータ系列ｄ１およびｄ２のフレーム
Ｆに関して同一位相で送出したとしても、伝送制御回路
３における符号再生等の処理の為に若干の位相遅延は生
じ、所望の位相の一致は１８られない。従って伝送制御
回路３に何等かの位相整合用の手段を設け、例えはディ
ジタル送受信装置Ｉがら伝達されるディジタルデータ系
列ｄ１に所定の位相遅延ＴＩを与え、ディジクル送受信
装置２に伝達するディジタルデータ系列ｄｌ’をディジ
クルデータ系列ｄ２の次のフレームＦと同位相となる様
調整し、同様の位相遅延Ｔ２をディジクル送受信装置２
の送出するディジクルデータ系列ｄ２に対しても施すこ
とが必要となる。
システムの一例を示す図であり、第２図は第１図におけ
る位相遅延関係を例示する図である。第１図において、
ディジクル送受信装置１および２が送出するディジクル
データ系列ｄ１およびｄ２は、伝送制御回路３により符
号再生等の処理を受けた後、ディジクルデータ系列ｄ１
“およびｄ２’としてそれぞれ対向するディジタル送受
信装置２および１に伝達されるものとする。各ディジタ
ルデータ系列ｄ１およびｄ２ば第２図に示される如（、
所定数のヒノＩ−ｂｌ乃至ｂｍにより構成されるフレー
ムＦが、繰返し伝送される。ディジクル送受信装置１は
、送信するディジタルデータ系列ｄ１と受信するディジ
タルデータ系列ｄ２“とのフレームＦが同一位相となる
ことか望ましく、同様にディジタル送受信装置２におい
ても、送信するディジタルデータ系列ｄ２と受信するデ
ィシタルデータ系列ｄ１１とのフレームＰが伺−位相で
あることが望ましい。然しディジタル送受信装置１およ
び２がディンタルデータ系列ｄ１およびｄ２のフレーム
Ｆに関して同一位相で送出したとしても、伝送制御回路
３における符号再生等の処理の為に若干の位相遅延は生
じ、所望の位相の一致は１８られない。従って伝送制御
回路３に何等かの位相整合用の手段を設け、例えはディ
ジタル送受信装置Ｉがら伝達されるディジタルデータ系
列ｄ１に所定の位相遅延ＴＩを与え、ディジクル送受信
装置２に伝達するディジタルデータ系列ｄｌ’をディジ
クルデータ系列ｄ２の次のフレームＦと同位相となる様
調整し、同様の位相遅延Ｔ２をディジクル送受信装置２
の送出するディジクルデータ系列ｄ２に対しても施すこ
とが必要となる。
（Ｃ１従来技術と問題点
第３図は従来ある位相整合回路の一例を示す図である。
第３図においては、位相整合回路は複数のフリップフロ
ップＦＦ力・ら構成されるシフトレジスタ３０により実
現されている。なお第３図においては、ディジタル送受
信装置１がら２へ伝達されるディジクルデータ系列ｄ１
に関する部分のみが示され、ディジタル送受信装置２が
ら１へ伝達されるディジクルデータ系列ｄ２に関する部
分は省略されている。ディジクル送受信装置１ （第１
図）から伝送制御回路３に直列に伝送されるディジクル
データ系列ｄ１を構成する各フレームＦの各ピノ１〜ｂ
１乃至ｂｍはシフトレジスタ３ｏの初段フリップフロッ
プＦＦＩに設定され、ディジクルデータ系列ｄｉに同期
して順次シフ）〜され、０回シフトした）多に最終段フ
リップフロップＦＦｎからディジクルデータ系列ｄ１°
とじて出力され、ディジタル送受信装置２ （第１図）
に伝達される。その結果ディジタルデータ系列ｄ１とｄ
ｌ９との間には、シフトレジスタ３ｏを経由する間にｎ
シフト分の位相遅延が生ずる。従ってシフトレジスタ３
０を構成するフリップフロップＦＦの段数を調整するこ
とにより、ディジタルデータ系列ｄｌ’に対し所望の位
相遅延ＴＩを与えることが可能となる。
ップＦＦ力・ら構成されるシフトレジスタ３０により実
現されている。なお第３図においては、ディジタル送受
信装置１がら２へ伝達されるディジクルデータ系列ｄ１
に関する部分のみが示され、ディジタル送受信装置２が
ら１へ伝達されるディジクルデータ系列ｄ２に関する部
分は省略されている。ディジクル送受信装置１ （第１
図）から伝送制御回路３に直列に伝送されるディジクル
データ系列ｄ１を構成する各フレームＦの各ピノ１〜ｂ
１乃至ｂｍはシフトレジスタ３ｏの初段フリップフロッ
プＦＦＩに設定され、ディジクルデータ系列ｄｉに同期
して順次シフ）〜され、０回シフトした）多に最終段フ
リップフロップＦＦｎからディジクルデータ系列ｄ１°
とじて出力され、ディジタル送受信装置２ （第１図）
に伝達される。その結果ディジタルデータ系列ｄ１とｄ
ｌ９との間には、シフトレジスタ３ｏを経由する間にｎ
シフト分の位相遅延が生ずる。従ってシフトレジスタ３
０を構成するフリップフロップＦＦの段数を調整するこ
とにより、ディジタルデータ系列ｄｌ’に対し所望の位
相遅延ＴＩを与えることが可能となる。
以上の説明から明らかな如く、従来ある位相整合回路に
おいては、ディジクル送受信装置１および２相互間で送
受信するディジクルデータ系列ｄ１およびｄ２を位相整
合させる為にシフトレジスタ３０が使用されていた。該
シフトレジスタ３゜は多数のフリップフロップＦＦから
構成される為割高となるのみならず、伝送制御回路３に
おける処理内容の変更等の為に付与すべき位相遅延が変
化する度に、シフトレジスタ３ｏのフリップフロップＦ
Ｆ力数を変更する必要があり、融通性に欠りる嫌いがあ
った。
おいては、ディジクル送受信装置１および２相互間で送
受信するディジクルデータ系列ｄ１およびｄ２を位相整
合させる為にシフトレジスタ３０が使用されていた。該
シフトレジスタ３゜は多数のフリップフロップＦＦから
構成される為割高となるのみならず、伝送制御回路３に
おける処理内容の変更等の為に付与すべき位相遅延が変
化する度に、シフトレジスタ３ｏのフリップフロップＦ
Ｆ力数を変更する必要があり、融通性に欠りる嫌いがあ
った。
（ｄｌ 発明の目的
本発明の目的は、前述の如き従来ある位相整合回路の欠
点を除去し、ディジクルデータ系列に融通性に冨む位相
遅延を与え得る位相整合回路を経済的に実現することに
在る。
点を除去し、ディジクルデータ系列に融通性に冨む位相
遅延を与え得る位相整合回路を経済的に実現することに
在る。
（ｅ＋ 発明の構成
この目的は、到着するディジクルデータ系列を該ディジ
タルデータ系列に同期して循環的に歩進する第一の計数
器の出力する書込用アドレスに従い蓄積する位相整合用
メモリと、前記第一の計数器に同期し、且つ前記第一の
計数器と予め定められた位相差を保ち乍ら歩進する第二
の計数器とを設け、該第二の計数器の計数出力を続出用
アドレスとして前記位相整合用メモリに蓄積された前記
° ディジクルデータ系列を読出すことにより、前記到
着するディジタルデータ系列から所定の位相遅延を有す
るディジタルデータ系列を出力することにより達成され
る。
タルデータ系列に同期して循環的に歩進する第一の計数
器の出力する書込用アドレスに従い蓄積する位相整合用
メモリと、前記第一の計数器に同期し、且つ前記第一の
計数器と予め定められた位相差を保ち乍ら歩進する第二
の計数器とを設け、該第二の計数器の計数出力を続出用
アドレスとして前記位相整合用メモリに蓄積された前記
° ディジクルデータ系列を読出すことにより、前記到
着するディジタルデータ系列から所定の位相遅延を有す
るディジタルデータ系列を出力することにより達成され
る。
（ｆ） 発明の実施例
以下、本発明の一実施例を図面により説明する。
第４図は本発明の一実施例による位相整合回路を示す図
であり、第５図は第４図における動作過程の一例を示す
図である。なお、全図を通じて同一符号は同一対象物を
示す。第４図において、位相整合用メモリ３２は到着す
るディジクルデータ系列ｄ１を一時蓄積し、書込用アド
レスカウンタ３４はディジクルデータ系列ｄ１に同期す
るクロック信号ｃｌｋにより歩進して書込用アドレスａ
１を出力し、読出用アドレスカウンタ３５はクロック信
号ｃｌｋにより歩進して続出用アドレスａ２を出力し、
選択回路３６ば書込用アドレスカウンタ３４の出力する
書込用アドレスａ１と、続出用アドレスカウンク３５の
出力する続出用アドレスａ２とをクロック信号ｃｌｋに
同期して時分割的に位相整合用メモリ３２に伝達し、タ
イミンク回路３７はクロック信号ｃｌｋに同期して書込
信号を位相整合用メモリ３２に伝達し、更に制御回路３
８は書込用アトレスカウンク３４および読出用アドレス
カウンク３５に初期値を設定する。なお読出用アドレス
カウンタ３５に設定される初期値は、書込用アドレスカ
ウンク３４に設定される初期値に対しｎ−２の遅れが設
げられている。即ち書込用アドレスカウンク３４が書込
用アドレスａ１＝ｎ−１を示す場合に続出用アドレスカ
ウンタ３５は続出用アドレスａ２−１を出力する如く設
定されている。第４図および第５図において、ディジタ
ル送受信装置１ （第１図）から直列に到着するディジ
タルデータ系列ｄ１は入カバソファレジスタ３１に一旦
蓄積された後、クロ・ツク信号Ｃ１ｋに同期してディジ
タルデータ系列ｄ３として読出されて位相整合用メモリ
３２に入力され、選択回路３６を介して書込用アドレス
カウンク３４から伝達される書込用アドレスａ１に従い
順次蓄積される。該蓄積されたディジタルデータ系列ｄ
３ば、選択回路３Ｇを介して続出用アドレスカウンタ３
５から伝達される続出用アドレスａ２に従い順次抽出さ
れ、ディジタルデータ系列ｄ４として一旦出力バソファ
レジスク３３に蓄積された後、クロック信号ｃｌｋに同
期してディジタルデータ系列ｄ１“とじて出力される。
であり、第５図は第４図における動作過程の一例を示す
図である。なお、全図を通じて同一符号は同一対象物を
示す。第４図において、位相整合用メモリ３２は到着す
るディジクルデータ系列ｄ１を一時蓄積し、書込用アド
レスカウンタ３４はディジクルデータ系列ｄ１に同期す
るクロック信号ｃｌｋにより歩進して書込用アドレスａ
１を出力し、読出用アドレスカウンタ３５はクロック信
号ｃｌｋにより歩進して続出用アドレスａ２を出力し、
選択回路３６ば書込用アドレスカウンタ３４の出力する
書込用アドレスａ１と、続出用アドレスカウンク３５の
出力する続出用アドレスａ２とをクロック信号ｃｌｋに
同期して時分割的に位相整合用メモリ３２に伝達し、タ
イミンク回路３７はクロック信号ｃｌｋに同期して書込
信号を位相整合用メモリ３２に伝達し、更に制御回路３
８は書込用アトレスカウンク３４および読出用アドレス
カウンク３５に初期値を設定する。なお読出用アドレス
カウンタ３５に設定される初期値は、書込用アドレスカ
ウンク３４に設定される初期値に対しｎ−２の遅れが設
げられている。即ち書込用アドレスカウンク３４が書込
用アドレスａ１＝ｎ−１を示す場合に続出用アドレスカ
ウンタ３５は続出用アドレスａ２−１を出力する如く設
定されている。第４図および第５図において、ディジタ
ル送受信装置１ （第１図）から直列に到着するディジ
タルデータ系列ｄ１は入カバソファレジスタ３１に一旦
蓄積された後、クロ・ツク信号Ｃ１ｋに同期してディジ
タルデータ系列ｄ３として読出されて位相整合用メモリ
３２に入力され、選択回路３６を介して書込用アドレス
カウンク３４から伝達される書込用アドレスａ１に従い
順次蓄積される。該蓄積されたディジタルデータ系列ｄ
３ば、選択回路３Ｇを介して続出用アドレスカウンタ３
５から伝達される続出用アドレスａ２に従い順次抽出さ
れ、ディジタルデータ系列ｄ４として一旦出力バソファ
レジスク３３に蓄積された後、クロック信号ｃｌｋに同
期してディジタルデータ系列ｄ１“とじて出力される。
その結果ディジタルデータ系列ｄ１“はディジタルデー
タ系列ｄ１に対し、ｎｔ（但しｔはクロ、り信号ｃｌｋ
の１周期）分の位相遅延を与えることが出来る。
タ系列ｄ１に対し、ｎｔ（但しｔはクロ、り信号ｃｌｋ
の１周期）分の位相遅延を与えることが出来る。
以上の説明から明らかな如く、本実施例によれは、書込
用アドレスカウンク３４および続出用アドレスカウンク
３５の初期値にｎ−２の差を持たせることにより、到着
するディジタルデータ系列ｄ１に対しｎｔの位相遅延を
有するディジタルデータ系列ｄｌ’を出力することが出
来る。従って初期値ｎ−２を適宜変更することにより、
ディジクルデータ系列ｄ１とｄｌ“との位相遅延Ｔ１を
自由に変更することが可能となる。
用アドレスカウンク３４および続出用アドレスカウンク
３５の初期値にｎ−２の差を持たせることにより、到着
するディジタルデータ系列ｄ１に対しｎｔの位相遅延を
有するディジタルデータ系列ｄｌ’を出力することが出
来る。従って初期値ｎ−２を適宜変更することにより、
ディジクルデータ系列ｄ１とｄｌ“との位相遅延Ｔ１を
自由に変更することが可能となる。
なお、第４図および第５図ばあ（迄本発明の一実施例に
過ぎず、例えば位相整合回路の構成は図示されるものに
限定されることは無（、他に幾多の変形が考應、される
が、何れの場合にも本発明の効果は変らない。また位相
整合回路はディジクルデータ系列ｄｉの位相整合を行う
ものに限定されることは無（、ディジタルデータ系列ｄ
２の位相整合も同様に実施するが、何れの場合にも本発
明の効果は変らない。
過ぎず、例えば位相整合回路の構成は図示されるものに
限定されることは無（、他に幾多の変形が考應、される
が、何れの場合にも本発明の効果は変らない。また位相
整合回路はディジクルデータ系列ｄｉの位相整合を行う
ものに限定されることは無（、ディジタルデータ系列ｄ
２の位相整合も同様に実施するが、何れの場合にも本発
明の効果は変らない。
（ｇｌ 発明の効果
以上、本発明によれば、ディジクルデータ系列に融通性
に冨む位相差を与え得る位相整合回路を経済的に実現す
ることが可能となる。
に冨む位相差を与え得る位相整合回路を経済的に実現す
ることが可能となる。
第１図は本発明の対象となるディジタルデータ系列伝送
システムの一例を示す図、第２図は第１図における各種
ディジクルデータ系列の位相関係を例示する図、第３図
は従来ある位相整合回路の一例を示す図、第４図は本発
明の一実施例による位相整合回路を示す図、第５図は第
４図における動作過程の一例を示す図である。 図において、１および２はディジタル送受信装置、３は
伝送制御回路、３０はシフトレジスフ、３１および３３
は入カバソファレジスタ、３２ば位相整合用メモリ、３
４は書込用アドレスカウンタ、３５は読出用アドレスカ
ウンク、３６は選択回路、３７はタイミング回路、３８
は制御回路、ａｌは書込用アドレス、ａ２は読出用アド
レス、ｂはビット、ｃｌｋはクロック信号、ｄｌ乃至ｄ
４、ｄ１′およびｄ２’はディジタルデータ系列、Ｆは
フレーム、ＦＦはフリップフロップ、Ｔ１およびＴ２は
位相差、ｔば周期、を示ず。 阜 １ 日 羊 ２ 図 冬 ３ 図 一ヨθ 簗 ４ 口 Ｚ
システムの一例を示す図、第２図は第１図における各種
ディジクルデータ系列の位相関係を例示する図、第３図
は従来ある位相整合回路の一例を示す図、第４図は本発
明の一実施例による位相整合回路を示す図、第５図は第
４図における動作過程の一例を示す図である。 図において、１および２はディジタル送受信装置、３は
伝送制御回路、３０はシフトレジスフ、３１および３３
は入カバソファレジスタ、３２ば位相整合用メモリ、３
４は書込用アドレスカウンタ、３５は読出用アドレスカ
ウンク、３６は選択回路、３７はタイミング回路、３８
は制御回路、ａｌは書込用アドレス、ａ２は読出用アド
レス、ｂはビット、ｃｌｋはクロック信号、ｄｌ乃至ｄ
４、ｄ１′およびｄ２’はディジタルデータ系列、Ｆは
フレーム、ＦＦはフリップフロップ、Ｔ１およびＴ２は
位相差、ｔば周期、を示ず。 阜 １ 日 羊 ２ 図 冬 ３ 図 一ヨθ 簗 ４ 口 Ｚ
Claims (1)
- 到着するディジタルデータ系列を該ディジクルデータ系
列に同期して循環的に歩進する第一の計数器の出力する
書込用アドレスに従い蓄積する位相整合用メモリと、前
記第一の計数器に同期し、且つ前記第一の計数器と予め
定められた位相差を保ち乍ら歩進する第二の計数器とを
設け、該第二の計数器の計数出力を続出用アドレスとし
て前記位相整合用メモリに蓄積された前記ディジクルデ
ータ系列を読出すことにより、前記到着するディジタル
データ系列から所定の位相遅延を有するディジクルデー
タ系列を出方することを特徴とする位相整合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052956A JPS59178037A (ja) | 1983-03-29 | 1983-03-29 | 位相整合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052956A JPS59178037A (ja) | 1983-03-29 | 1983-03-29 | 位相整合回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178037A true JPS59178037A (ja) | 1984-10-09 |
Family
ID=12929333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58052956A Pending JPS59178037A (ja) | 1983-03-29 | 1983-03-29 | 位相整合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178037A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669773A (ja) * | 1992-08-14 | 1994-03-11 | Nippon Steel Corp | 論理回路 |
| US10873441B2 (en) * | 2019-03-29 | 2020-12-22 | Teledyne E2V Semiconductors Sas | Method for synchronizing digital data sent in series |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51100624A (ja) * | 1975-03-03 | 1976-09-06 | Hitachi Ltd | Fureemuisosakyushukairo |
-
1983
- 1983-03-29 JP JP58052956A patent/JPS59178037A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51100624A (ja) * | 1975-03-03 | 1976-09-06 | Hitachi Ltd | Fureemuisosakyushukairo |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669773A (ja) * | 1992-08-14 | 1994-03-11 | Nippon Steel Corp | 論理回路 |
| US10873441B2 (en) * | 2019-03-29 | 2020-12-22 | Teledyne E2V Semiconductors Sas | Method for synchronizing digital data sent in series |
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