JPH04307824A - 多重化装置 - Google Patents
多重化装置Info
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- JPH04307824A JPH04307824A JP7186891A JP7186891A JPH04307824A JP H04307824 A JPH04307824 A JP H04307824A JP 7186891 A JP7186891 A JP 7186891A JP 7186891 A JP7186891 A JP 7186891A JP H04307824 A JPH04307824 A JP H04307824A
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- 238000007493 shaping process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
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- Time-Division Multiplex Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、バイトインタリーブ
多重化した出力データを得る多重化装置に関するもので
ある。
多重化した出力データを得る多重化装置に関するもので
ある。
【０００２】
【従来の技術】従来の多重化装置の構成を図３に示す。
図３は、昭和６３年電子情報通信学会秋季全国大会、Ｎ
ｏ．Ｃ−１２０に示された多重化装置のブロック図であ
り、（７）は入力信号、基準電圧源からの出力、タイミ
ング回路（１／４分周器）の出力を入力とする４ビット
メモリ、（８）は４ビットメモリの出力を入力とし、多
重化された信号を出力する多重化論理回路、（９）は多
重化論理回路の多重化信号出力とリクロック信号を入力
し、バッファへ信号を出力する波形整形回路、（１０）
は４ビットメモリに基準電圧を供給する基準電圧源、（
１１）はクロック信号を入力とし、分周（１／４）され
た出力を得るタイミング回路（１／４分周器）、（１２
），（１３）は各々出力信号、１／４クロック信号に対
するバッファ回路である。
ｏ．Ｃ−１２０に示された多重化装置のブロック図であ
り、（７）は入力信号、基準電圧源からの出力、タイミ
ング回路（１／４分周器）の出力を入力とする４ビット
メモリ、（８）は４ビットメモリの出力を入力とし、多
重化された信号を出力する多重化論理回路、（９）は多
重化論理回路の多重化信号出力とリクロック信号を入力
し、バッファへ信号を出力する波形整形回路、（１０）
は４ビットメモリに基準電圧を供給する基準電圧源、（
１１）はクロック信号を入力とし、分周（１／４）され
た出力を得るタイミング回路（１／４分周器）、（１２
），（１３）は各々出力信号、１／４クロック信号に対
するバッファ回路である。
【０００３】次に、動作について説明する。４ＣＨのデ
ータを１／４クロック信号にて４ビットメモリ（７）に
読み込み、これをタイミング回路（１１）からのタイミ
ングパルスによって順次読み出して、多重化論理回路（
８）により多重化している。波形整形回路（９）は多重
化の過程において波形劣化した信号をリクロック信号に
よって整形して出力するためのものでＤ型フリップフロ
ップが用いられている。多重化された信号と分周（１／
４）クロックは、各々バッファ回路（１２），（１３）
を通して出力される。
ータを１／４クロック信号にて４ビットメモリ（７）に
読み込み、これをタイミング回路（１１）からのタイミ
ングパルスによって順次読み出して、多重化論理回路（
８）により多重化している。波形整形回路（９）は多重
化の過程において波形劣化した信号をリクロック信号に
よって整形して出力するためのものでＤ型フリップフロ
ップが用いられている。多重化された信号と分周（１／
４）クロックは、各々バッファ回路（１２），（１３）
を通して出力される。
【０００４】
【発明が解決しようとする課題】従来の多重化装置は以
上のように構成されているので、入力並列データ数が多
くなると、入力クロックの分周を行う分周回路の動作遅
延時間のために装置全体の動作遅延を招来し、その結果
、多重化装置の高速動作を妨げ、且つ、回路規模も大き
くなるという問題点があった。また、従来の構成のまま
ではバイトインタリーブ多重したデータを得られないと
いう問題点もあった。
上のように構成されているので、入力並列データ数が多
くなると、入力クロックの分周を行う分周回路の動作遅
延時間のために装置全体の動作遅延を招来し、その結果
、多重化装置の高速動作を妨げ、且つ、回路規模も大き
くなるという問題点があった。また、従来の構成のまま
ではバイトインタリーブ多重したデータを得られないと
いう問題点もあった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、入力並列データ数が多くても分
周回路のスムーズな高速動作が可能で、回路規模を小さ
くでき、且つ、任意の入力データに対してバイトインタ
リーブ多重化された出力データを得ることができる多重
化装置を得ることを目的とする。
ためになされたもので、入力並列データ数が多くても分
周回路のスムーズな高速動作が可能で、回路規模を小さ
くでき、且つ、任意の入力データに対してバイトインタ
リーブ多重化された出力データを得ることができる多重
化装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明にかかる多重化
装置は、多重化部を複数の多重化装置で構成し、各々の
多重化装置に対応する動作周波数を持ち、高速クロック
信号の分周出力を得る分周回路を複数個配置し、出力デ
ータがバイトインタリーブ多重化された構成をもつよう
に布線入替を行う布線入替部を設けることにより、入力
データの多重化を行うものである。
装置は、多重化部を複数の多重化装置で構成し、各々の
多重化装置に対応する動作周波数を持ち、高速クロック
信号の分周出力を得る分周回路を複数個配置し、出力デ
ータがバイトインタリーブ多重化された構成をもつよう
に布線入替を行う布線入替部を設けることにより、入力
データの多重化を行うものである。
【０００７】
【作用】多重化部中に複数の多重化回路と各々に対応す
る分周回路を設けることにより、クロック信号の分周を
複数回に分けて行うことが可能となり、個々の分周回路
の段数を小さくすることができる。また、入力データの
配線を入れ替える機能を備える（布線入替）ことによっ
てデータを適当に並べ替えることで入力データをバイト
インタリーブ多重できる。
る分周回路を設けることにより、クロック信号の分周を
複数回に分けて行うことが可能となり、個々の分周回路
の段数を小さくすることができる。また、入力データの
配線を入れ替える機能を備える（布線入替）ことによっ
てデータを適当に並べ替えることで入力データをバイト
インタリーブ多重できる。
【０００８】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、（１）は入力データを入力して、
布線入替を実行した結果を出力する布線入替部、（６）
は多重化部であり、その構成はＮ段（Ｎ＝１，２，３，
・・・・・）の多重化回路よりなる。（２）は布線入替
部（１）より出力されたＭ２ （＝Ｍ１ ）個の並列デ
ータを多重化して、Ｍ３ 個（Ｍ３ ＜Ｍ２ ，Ｍ２
＝ｍ２ ×Ｍ３ ；ｍ２ は自然数）のデータを出力す
る多重化回路１であり、（３）はＮ個目の多重化回路で
あり、ＭＮ＋１ 個の入力データを１個の出力データに
変換する多重化回路Ｎである。
する。図１において、（１）は入力データを入力して、
布線入替を実行した結果を出力する布線入替部、（６）
は多重化部であり、その構成はＮ段（Ｎ＝１，２，３，
・・・・・）の多重化回路よりなる。（２）は布線入替
部（１）より出力されたＭ２ （＝Ｍ１ ）個の並列デ
ータを多重化して、Ｍ３ 個（Ｍ３ ＜Ｍ２ ，Ｍ２
＝ｍ２ ×Ｍ３ ；ｍ２ は自然数）のデータを出力す
る多重化回路１であり、（３）はＮ個目の多重化回路で
あり、ＭＮ＋１ 個の入力データを１個の出力データに
変換する多重化回路Ｎである。
【０００９】このような任意に決められる入出力データ
数の比をもつ多重化回路がＮ個存在する。（４）は高速
クロックを入力とし、入力高速クロックとの比がＭ２
：Ｍ３ の分周クロック信号を出力する、多重化回路１
（２）に対する分周回路１であり、（５）は分周回路Ｎ
−１の出力を入力とし、その入力クロックとの比がＭＮ
：ＭＮ＋１ の分周クロック信号を出力する、多重化
回路Ｎ（３）に対する分周回路Ｎである。
数の比をもつ多重化回路がＮ個存在する。（４）は高速
クロックを入力とし、入力高速クロックとの比がＭ２
：Ｍ３ の分周クロック信号を出力する、多重化回路１
（２）に対する分周回路１であり、（５）は分周回路Ｎ
−１の出力を入力とし、その入力クロックとの比がＭＮ
：ＭＮ＋１ の分周クロック信号を出力する、多重化
回路Ｎ（３）に対する分周回路Ｎである。
【００１０】次に、上記図１に示すこの発明の一実施例
である多重化装置の動作について説明する。まず、多重
化部（６）を複数個の多重化回路で構成し、Ｍ２ ：Ｍ
３ ，Ｍ３ ：Ｍ４ ，・・・，ＭＮ＋１ ：１（Ｍｉ
＝ｍｉ Ｍｉ＋１ ；ｍｉ は自然数，ｉ＝２，３，
４，・・・）で複数回に分けて多重化するため、入力デ
ータをそのままの配列で多重化部（６）へ入力すると、
多重化部（６）からの出力データはバイトインタリーブ
多重化した構造を持たないので、入力データの配列を適
当に並べ替えることにより、出力データの配列を制御す
る必要がある。そのため、布線入替部（１）によって、
入力データの並べ替えを行なう。その並べ替えられたデ
ータを多重化部（６）へ入力する。
である多重化装置の動作について説明する。まず、多重
化部（６）を複数個の多重化回路で構成し、Ｍ２ ：Ｍ
３ ，Ｍ３ ：Ｍ４ ，・・・，ＭＮ＋１ ：１（Ｍｉ
＝ｍｉ Ｍｉ＋１ ；ｍｉ は自然数，ｉ＝２，３，
４，・・・）で複数回に分けて多重化するため、入力デ
ータをそのままの配列で多重化部（６）へ入力すると、
多重化部（６）からの出力データはバイトインタリーブ
多重化した構造を持たないので、入力データの配列を適
当に並べ替えることにより、出力データの配列を制御す
る必要がある。そのため、布線入替部（１）によって、
入力データの並べ替えを行なう。その並べ替えられたデ
ータを多重化部（６）へ入力する。
【００１１】ここで、実施例の説明を容易にするために
図２の多重化装置を例にとって説明する。２本の並列デ
ータを１本の直列データにバイトインタリーブ多重する
とき、入力の２本のデータを１：８に各々多重分離した
１６本の並列データに変換すると、１６：１の多重化回
路でビットインタリーブ多重した結果が２入力データを
バイトインタリーブ多重した形の出力データを生じさせ
る。
図２の多重化装置を例にとって説明する。２本の並列デ
ータを１本の直列データにバイトインタリーブ多重する
とき、入力の２本のデータを１：８に各々多重分離した
１６本の並列データに変換すると、１６：１の多重化回
路でビットインタリーブ多重した結果が２入力データを
バイトインタリーブ多重した形の出力データを生じさせ
る。
【００１２】しかし、ここで１６：１の多重化を８：１
の多重化（多重化回路（１４））と２：１の多重化（多
重化回路（１５））の２段階で行う場合を考えると、出
力されるデータは１６：１の多重化を１度で行った場合
と異なり、出力データはバイトインタリーブ多重した形
を持たなくなる。
の多重化（多重化回路（１４））と２：１の多重化（多
重化回路（１５））の２段階で行う場合を考えると、出
力されるデータは１６：１の多重化を１度で行った場合
と異なり、出力データはバイトインタリーブ多重した形
を持たなくなる。
【００１３】図２の例において、１６本の入力データを
バイトインタリーブ多重した場合の結果生じるデータは
、ｄ１ をＭＳＢとすると、（ｄ１，ｄ２ ，ｄ３ ，
ｄ４ ，ｄ５ ，ｄ６ ，ｄ７ ，ｄ８ ，ｄ９ ，ｄ
１０，ｄ１１，ｄ１２，ｄ１３，ｄ１４，ｄ１５，ｄ１
６，・・・・・）なる形を持つが、図２の例ではその出
力データは（ｄ１ ，ｄ９ ，ｄ２ ，ｄ１０，ｄ３
，ｄ１１，ｄ４ ，ｄ１２，ｄ５ ，ｄ１３，ｄ６ ，
ｄ１４，ｄ７，ｄ１５，ｄ８ ，ｄ１６，・・・・・）
となってしまい、このままでは入力データをバイトイン
タリーブ多重した出力を得ることができない。
バイトインタリーブ多重した場合の結果生じるデータは
、ｄ１ をＭＳＢとすると、（ｄ１，ｄ２ ，ｄ３ ，
ｄ４ ，ｄ５ ，ｄ６ ，ｄ７ ，ｄ８ ，ｄ９ ，ｄ
１０，ｄ１１，ｄ１２，ｄ１３，ｄ１４，ｄ１５，ｄ１
６，・・・・・）なる形を持つが、図２の例ではその出
力データは（ｄ１ ，ｄ９ ，ｄ２ ，ｄ１０，ｄ３
，ｄ１１，ｄ４ ，ｄ１２，ｄ５ ，ｄ１３，ｄ６ ，
ｄ１４，ｄ７，ｄ１５，ｄ８ ，ｄ１６，・・・・・）
となってしまい、このままでは入力データをバイトイン
タリーブ多重した出力を得ることができない。
【００１４】そこで、上記の布線入替を行いバイトイン
タリーブ多重された出力を得られるようにしたのが本発
明の布線入替部の機能である。この例では、１６本の入
力データの配線の順番を最初の入力が（Ｉ１ ，Ｉ２
，Ｉ３ ，Ｉ４ ，Ｉ５ ，Ｉ６ ，Ｉ７ ，Ｉ８ ，
Ｉ９ ，Ｉ１０，Ｉ１１，Ｉ１２，Ｉ１３，Ｉ１４，Ｉ
１５，Ｉ１６，・・・・・）であるとすると、（Ｉ１
，Ｉ３ ，Ｉ５ ，Ｉ７ ，Ｉ９ ，Ｉ１１，Ｉ１３，
Ｉ１５，Ｉ２ ，Ｉ４ ，Ｉ６ ，Ｉ８ ，Ｉ１０，Ｉ
１２，Ｉ１４，Ｉ１６，・・・・・）のように配線を並
べ替えることによって（布線入替）、上記のバイトイン
タリーブ多重された形の出力データを得ることができる
。
タリーブ多重された出力を得られるようにしたのが本発
明の布線入替部の機能である。この例では、１６本の入
力データの配線の順番を最初の入力が（Ｉ１ ，Ｉ２
，Ｉ３ ，Ｉ４ ，Ｉ５ ，Ｉ６ ，Ｉ７ ，Ｉ８ ，
Ｉ９ ，Ｉ１０，Ｉ１１，Ｉ１２，Ｉ１３，Ｉ１４，Ｉ
１５，Ｉ１６，・・・・・）であるとすると、（Ｉ１
，Ｉ３ ，Ｉ５ ，Ｉ７ ，Ｉ９ ，Ｉ１１，Ｉ１３，
Ｉ１５，Ｉ２ ，Ｉ４ ，Ｉ６ ，Ｉ８ ，Ｉ１０，Ｉ
１２，Ｉ１４，Ｉ１６，・・・・・）のように配線を並
べ替えることによって（布線入替）、上記のバイトイン
タリーブ多重された形の出力データを得ることができる
。
【００１５】再び、図１に戻ると、上記布線入替後、出
力データは多重化部（６）に入力され、まず多重化回路
１（２）に入力され、更に、高速クロックをＭ２ ：Ｍ
３ に分周したクロックを出力する分周回路１（４）か
らの出力クロック信号も入力し、入力データと出力デー
タの比Ｍ２ ：Ｍ３ の多重化を行なう。この多重化回
路１（２）からの出力データは、次の多重化回路２（図
示せず）の入力となり、それに対応する周波数を出力す
る分周回路２（図示せず）からの出力クロック信号と共
に第２段階の多重化を行なう。
力データは多重化部（６）に入力され、まず多重化回路
１（２）に入力され、更に、高速クロックをＭ２ ：Ｍ
３ に分周したクロックを出力する分周回路１（４）か
らの出力クロック信号も入力し、入力データと出力デー
タの比Ｍ２ ：Ｍ３ の多重化を行なう。この多重化回
路１（２）からの出力データは、次の多重化回路２（図
示せず）の入力となり、それに対応する周波数を出力す
る分周回路２（図示せず）からの出力クロック信号と共
に第２段階の多重化を行なう。
【００１６】このようにＮ段の多重化回路とそれに必要
な周波数を持つクロック信号を出力するＮ個の分周回路
により多重化を行っていき、最後のＮ個目の多重化回路
Ｎ（３）に前段の多重化回路Ｎ−１出力が入力し、更に
、Ｎ段目の分周回路Ｎ（５）の出力をクロックとして入
力して、ＭＮ＋１ ：１の多重化を行う。これにより、
多重化部（６）においてＭ２ ：１の多重化が行われ、
出力データは入力データのバイトインタリーブされた構
造を持つ多重化信号となる。
な周波数を持つクロック信号を出力するＮ個の分周回路
により多重化を行っていき、最後のＮ個目の多重化回路
Ｎ（３）に前段の多重化回路Ｎ−１出力が入力し、更に
、Ｎ段目の分周回路Ｎ（５）の出力をクロックとして入
力して、ＭＮ＋１ ：１の多重化を行う。これにより、
多重化部（６）においてＭ２ ：１の多重化が行われ、
出力データは入力データのバイトインタリーブされた構
造を持つ多重化信号となる。
【００１７】図２を例に説明すると、布線入替部（１）
からの出力信号が８：１多重化回路（１４）に入力し、
同時に１／８分周回路（１６）にクロック信号を入力し
たことにより発生する高速クロック信号を１／８分周し
た出力クロック信号も８：１多重化回路（１４）に入力
し入力信号の多重化を行う。８：１多重化回路（１４）
からの出力信号は、次に２：１多重化回路（１５）に入
力し、同時に１／８分周回路により得られたクロック信
号を更に１／２分周するために１／２分周回路（１７）
に入力し、その出力クロック信号（１／１６分周クロッ
ク）を２：１多重化回路（１５）に入力して２：１の多
重化を行う。これにより、図３に示した装置を用いるこ
とにより上記布線入替機能と合わせて、入力信号のバイ
トインタリーブ信号を得ることができる。
からの出力信号が８：１多重化回路（１４）に入力し、
同時に１／８分周回路（１６）にクロック信号を入力し
たことにより発生する高速クロック信号を１／８分周し
た出力クロック信号も８：１多重化回路（１４）に入力
し入力信号の多重化を行う。８：１多重化回路（１４）
からの出力信号は、次に２：１多重化回路（１５）に入
力し、同時に１／８分周回路により得られたクロック信
号を更に１／２分周するために１／２分周回路（１７）
に入力し、その出力クロック信号（１／１６分周クロッ
ク）を２：１多重化回路（１５）に入力して２：１の多
重化を行う。これにより、図３に示した装置を用いるこ
とにより上記布線入替機能と合わせて、入力信号のバイ
トインタリーブ信号を得ることができる。
【００１８】尚、上記実施例は布線入替部（１）を多重
化部（６）の前に置いているが、多重化部中の任意の位
置に配置することが可能である。
化部（６）の前に置いているが、多重化部中の任意の位
置に配置することが可能である。
【００１９】
【発明の効果】以上のように、この発明によれば入力デ
ータの数が増えても分周回路のスムーズで高速な動作が
可能で、回路規模を縮小でき、更に、入力データのバイ
トインタリーブ多重化が可能な多重化装置を構成するこ
とができる。
ータの数が増えても分周回路のスムーズで高速な動作が
可能で、回路規模を縮小でき、更に、入力データのバイ
トインタリーブ多重化が可能な多重化装置を構成するこ
とができる。
【図１】この発明による多重化装置の概略構成を示すブ
ロック図である。
ロック図である。
【図２】図１に示した多重化装置の具体的な構成を示す
ブロック図である。
ブロック図である。
【図３】従来の多重化装置の概略構成を示すブロック図
である。
である。
１ 布線入替部
２ 多重化回路１
３ 多重化回路Ｎ
４ 分周回路１
５ 分周回路Ｎ
６ 多重化部
１４ ８：１多重化回路
１５ ２：１多重化回路
１６ １／８分周回路
１７ １／２分周回路
Claims (1)
- 【請求項１】 直列接続された複数の多重化回路によ
り構成される多重化部と、前記複数の多重化回路に各々
対応する周波数のクロック信号を得るために入力高速ク
ロックを分周する複数の分周回路と、入力データを前記
各々の多重化回路によりＭ２ ：Ｍ３ ，Ｍ３ ：Ｍ４
，・・・・・ＭＮ＋１ ：１（Ｍｉ ＝ｍｉ Ｍｉ＋
１；ｍｉ は自然数，ｉ＝２，３，４，・・・）で多重
化される出力データがバイトインタリーブを多重された
形を持つように入力データの並べ替えを行う布線入替部
とを備えたことを特徴とする多重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7186891A JPH04307824A (ja) | 1991-04-04 | 1991-04-04 | 多重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7186891A JPH04307824A (ja) | 1991-04-04 | 1991-04-04 | 多重化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307824A true JPH04307824A (ja) | 1992-10-30 |
Family
ID=13472927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7186891A Pending JPH04307824A (ja) | 1991-04-04 | 1991-04-04 | 多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307824A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199917A (ja) * | 1975-02-28 | 1976-09-03 | Nippon Electric Co | Tajukakairo |
| JPH01216640A (ja) * | 1988-02-24 | 1989-08-30 | Nec Corp | 多重化方式 |
| JPH01216639A (ja) * | 1988-02-24 | 1989-08-30 | Nec Corp | 多重化方式 |
-
1991
- 1991-04-04 JP JP7186891A patent/JPH04307824A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199917A (ja) * | 1975-02-28 | 1976-09-03 | Nippon Electric Co | Tajukakairo |
| JPH01216640A (ja) * | 1988-02-24 | 1989-08-30 | Nec Corp | 多重化方式 |
| JPH01216639A (ja) * | 1988-02-24 | 1989-08-30 | Nec Corp | 多重化方式 |
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