JPH0548337A - 任意波形発生器 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は任意波形発生器に関し、その目的
は、波形データ作成時の制限をなくした任意波形発生器
を提供することにある。 【構成】 波形メモリから出力されるｎビットのパラレ
ル波形データをデータ高速化回路でシリアル波形データ
に変換してＤＡ変換器に加えるように構成された任意波
形発生器において、前記データ高速化回路に、パラレル
波形データをシリアル波形データに変換するデータ高速
化手段と、ｍビット（ｍ≦ｎ）の端数ビットデータを発
生する高速メモリと、これらデータ高速化手段の出力デ
ータと高速メモリの出力データを切り換えて出力するス
イッチを設け、前記データ高速化手段からｎビットの整
数倍の出力データを出力した後に前記高速メモリから端
数ビットデータを出力するように、前記スイッチを交互
に切り換えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は任意波形発生器に関し、
更に詳しくは、波形データ高速化の改善に関する。

【０００２】

【従来の技術】一般に、任意波形発生器は、メモリに格
納されている波形データを順次ＤＡ変換器に読み出し、
アナログ信号波形出力を得るように構成されている。

【０００３】ところが、市販されている汎用のメモリの
動作速度はＤＡ変換器よりも低速であり、ＤＡ変換器に
入力される波形データを高速化する必要がある。そこ
で、例えば図３に示すように、波形メモリ１とＤＡ変換
器２の間にマルチプレクサやシフトレジスタよりなるデ
ータ高速化回路３を介在させて、波形メモリ１から読み
出される波形データを高速化することが行われている。
４は波形メモリ１に波形データを読み出すためのアドレ
スを出力するアドレス発生器、５は各部にクロックを出
力するクロック制御回路である。

【０００４】このような構成において、波形メモリ１は
１つのアドレスに対してｎビットのパラレルデータをデ
ータ高速化回路３に出力する。該データ高速化回路３
は、パラレルデータを高速シリアルデータに変換してＤ
Ａ変換器２に出力する。なお、図３では、ＤＡ変換器２
にとっての１ビット分のみを示している。

【０００５】

【発明が解決しようとする課題】しかし、このような構
成では、繰り返して波形を発生させるためには波形デー
タ全体がｎの倍数になるように波形データを作成してお
かなければならず、波形データ作成の自由度が低いとい
う問題がある。

【０００６】本発明はこのような問題点に鑑みてなされ
たものであり、その目的は、波形データ作成時の制限を
なくした任意波形発生器を提供することにある。

【０００７】

【課題を解決するための手段】本発明に係る任意波形発
生器は、波形メモリから出力されるｎビットのパラレル
波形データをデータ高速化回路でシリアル波形データに
変換してＤＡ変換器に加えるように構成された任意波形
発生器において、前記データ高速化回路に、パラレル波
形データをシリアル波形データに変換するデータ高速化
手段と、ｍビット（ｍ≦ｎ）の端数ビットデータを発生
する高速メモリと、これらデータ高速化手段の出力デー
タと高速メモリの出力データを切り換えて出力するスイ
ッチを設け、前記データ高速化手段からｎビットの整数
倍の出力データを出力した後に前記高速メモリから端数
ビットデータを出力するように、前記スイッチを交互に
切り換えることを特徴とする。

【０００８】

【作用】ＤＡ変換器には、スイッチを介して、データ高
速化手段から出力されるｎビットの整数倍の出力データ
と高速メモリから出力されるｍビット（ｍ≦ｎ）の端数
ビットデータが交互に入力される。

【０００９】これにより、ＤＡ変換器は、データ長がｎ
ビットの整数倍＋ｍビットの波形を繰り返して出力す
る。

【００１０】

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図１は本発明の一実施例を示すブロック
図であり、図３と共通する部分には同じ符号を付けてい
る。図１において、６はデータ高速化回路である。該デ
ータ高速化回路６は、波形メモリ１から出力されるｎビ
ットのパラレル波形データをシリアル波形データに変換
する例えばシフトレジスタよりなるデータ高速化手段７
と、ｎビット未満の端数ビットデータを発生する例えば
シフトレジスタよりなる高速メモリ８と、これらデータ
高速化手段７の出力データＭと高速メモリ８の出力デー
タＳを切り換えて出力するスイッチ９とで構成されてい
る。なお、図１でもＤＡ変換器２にとっての１ビット分
のみを示しているので、実際にはＤＡ変換器のビット数
に合わせた数の回路（例えば８ビットの場合には８回
路）が必要になる。

【００１１】このように構成される回路の動作を図２に
従って説明する。図２は図１の回路の波形データの流れ
の説明図である。なお、図２では、波形データ長が（２
ｎ＋４）ビットの波形を繰り返して発生する場合を説明
する。

【００１２】まず、アドレス発生器４が「アドレス１」
を発生し、波形メモリ１から「アドレス１」に格納され
ているｎビットの波形データがデータ高速化手段７に出
力される。このとき、スイッチ９はデータ高速化手段７
の出力端子Ｍ側に接続されている。該ｎビットの波形デ
ータはデータ高速化手段７によりシリアル波形データに
変換され、スイッチ９を介してＤＡ変換器２の入力デー
タになる。

【００１３】次に、アドレス発生器４は「アドレス２」
を発生し、波形メモリ１から「アドレス２」に格納され
ているｎビットの波形データがデータ高速化手段７に出
力される。該ｎビットの波形データもデータ高速化手段
７によりシリアル波形データに変換され、スイッチ９を
介してＤＡ変換器２の入力データになる。

【００１４】該「アドレス２」の波形データがすべてＤ
Ａ変換器２に送られた直後、スイッチ９は高速メモリ８
の出力端子Ｓ側に切換接続され、高速メモリ８から端数
ビット（本実施例では４ビット）の波形データが続いて
送られる。この間、アドレス発生器４やデータ高速化手
段７は次の波形データ（「アドレス１」の波形データ）
を送る準備をした状態でクロックが止められている。

【００１５】そして、端数ビットデータがＤＡ変換器２
に送られた直後、スイッチ９はＭ側に切換接続されてデ
ータ高速化手段７の出力データをＤＡ変換器２に送る。
以下、同様の動作を繰り返す。

【００１６】これにより、ＤＡ変換器２は、波形データ
長が（２ｎ＋４）ビットの波形を繰り返して発生するこ
とになる。なお、図１の回路で高速制御が必要なのはデ
ータ高速化回路６である。該データ高速化回路６におけ
る高速メモリ８は上述のようにシフトレジスタでもよい
ことから、データ高速化回路６のほとんどをフリップフ
ロップよりなるシフトレジスタで構成でき、例えばゲー
トアレイなどで集積回路化することによりデータ高速化
回路６の動作の高速化が図れる。

【００１７】

【発明の効果】以上詳細に説明した本発明によれば、以
下のような効果が得られる。データ高速化回路に端数ビ
ットを発生する高速メモリを設けているので、従来のよ
うな波形データ作成時の制限を受けることはなく、低速
の波形メモリを大量使用しても波形データ生成の自由度
が高い高速の任意波形発生器が実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１の回路の波形データの流れの説明図であ
る。

【図３】従来の装置のブロック図である。

【符号の説明】

１ 波形メモリ ２ ＤＡ変換器 ４ アドレス発生器 ５ クロック制御回路 ６ データ高速化回路 ７ データ高速化手段（シフトレジスタ） ８ 高速メモリ（シフトレジスタ） ９ スイッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 波形メモリから出力されるｎビットのパ
   ラレル波形データをデータ高速化回路でシリアル波形デ
   ータに変換してＤＡ変換器に加えるように構成された任
   意波形発生器において、 前記データ高速化回路に、パラレル波形データをシリア
   ル波形データに変換するデータ高速化手段と、ｍビット
   （ｍ≦ｎ）の端数ビットデータを発生する高速メモリ
   と、これらデータ高速化手段の出力データと高速メモリ
   の出力データを切り換えて出力するスイッチを設け、 前記データ高速化手段からｎビットの整数倍の出力デー
   タを出力した後に前記高速メモリから端数ビットデータ
   を出力するように、前記スイッチを交互に切り換えるこ
   とを特徴とする任意波形発生器。