JPS61219221A - シグナリング転送装置 - Google Patents
シグナリング転送装置Info
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- JPS61219221A JPS61219221A JP6030685A JP6030685A JPS61219221A JP S61219221 A JPS61219221 A JP S61219221A JP 6030685 A JP6030685 A JP 6030685A JP 6030685 A JP6030685 A JP 6030685A JP S61219221 A JPS61219221 A JP S61219221A
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- pcm
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＰＣＭ信号とＡＤＰＣＭ信号との変換または逆変換を行
う際に、入力したシグナリング情報を出力に対し任意の
タイミングで挿入することによって、ＰＣＭ信号とＡＤ
ＰＣＭ信号とに対するビットスチール周期を相互に無関
係に決定することができるようにする。
う際に、入力したシグナリング情報を出力に対し任意の
タイミングで挿入することによって、ＰＣＭ信号とＡＤ
ＰＣＭ信号とに対するビットスチール周期を相互に無関
係に決定することができるようにする。
本発明は、シグナリング情報を転送するための装置に係
り、特にＰＣＭ／ＡＤＰＣＭ （！ｉ応差分ＰＣＭ）変
換回路（ＡＤＰＣＭコーダ）またはＰＣＭ／ＡＤＰＣＭ
逆変換回路ＣＡＤＰＣＭデコーダ）において、ＰＣＭお
よびＡＤＰＣＭ信号をビットスチールして制御信号等の
付加的なシグナリング情報を送受信する回路における、
シグナリング転送装置に関するものである。
り、特にＰＣＭ／ＡＤＰＣＭ （！ｉ応差分ＰＣＭ）変
換回路（ＡＤＰＣＭコーダ）またはＰＣＭ／ＡＤＰＣＭ
逆変換回路ＣＡＤＰＣＭデコーダ）において、ＰＣＭお
よびＡＤＰＣＭ信号をビットスチールして制御信号等の
付加的なシグナリング情報を送受信する回路における、
シグナリング転送装置に関するものである。
従来、音声信号のＰＣＭ／ＡＤＰＣＭ変換または逆変換
回路において、シグナリング情報を送受信する機能は全
く存在しなかった。ここでは一応、通常技術に近い一例
について説明する。
回路において、シグナリング情報を送受信する機能は全
く存在しなかった。ここでは一応、通常技術に近い一例
について説明する。
第５図は多重化されたＰＣＭ信号およびＡＤＰＣＭ信号
の時系列を示したものであって、（ａ）は８ビツトのＰ
ＣＭ入力を示し、（ｂ）はこれを変換した４ビツトのＡ
ＤＰＣＭ出力を示したものであって、ＣＨｌ、ＣＨ２，
・・−は多重化チャンネルを示している。これらの信号
はビットスチールモードの信号であって、本来それぞれ
８ビツト、４ビツトの信号であるが、最下位ビット（Ｌ
Ｓ Ｂ）をビットスチールして、チャンネルごとに順
次シグナリング信号Ｓ、、Ｓｚ、−・・を挿入されてい
る。シグナリング信号Ｓの挿入（ビットスチール）は、
通常数フレーム（例えば６フレーム）に１回のビットス
チール周期で行われる。
の時系列を示したものであって、（ａ）は８ビツトのＰ
ＣＭ入力を示し、（ｂ）はこれを変換した４ビツトのＡ
ＤＰＣＭ出力を示したものであって、ＣＨｌ、ＣＨ２，
・・−は多重化チャンネルを示している。これらの信号
はビットスチールモードの信号であって、本来それぞれ
８ビツト、４ビツトの信号であるが、最下位ビット（Ｌ
Ｓ Ｂ）をビットスチールして、チャンネルごとに順
次シグナリング信号Ｓ、、Ｓｚ、−・・を挿入されてい
る。シグナリング信号Ｓの挿入（ビットスチール）は、
通常数フレーム（例えば６フレーム）に１回のビットス
チール周期で行われる。
ＰＣＭ信号およびＡＤＰＣＭ信号は通常、時分割信号を
形成し、ＰＣＭ／ＡＤＰＣＭ変換回路およびＰＣＭ／Ａ
ＤＰＣＭ逆変換回路は多重処理を行うようになっている
。
形成し、ＰＣＭ／ＡＤＰＣＭ変換回路およびＰＣＭ／Ａ
ＤＰＣＭ逆変換回路は多重処理を行うようになっている
。
第６図はＰＣＭ／ＡＤＰＣＭ変換回路の場合におけるシ
グナリング情報系の構成を示したものである。同図にお
いて、ＰＣＭ入力はＰＣＭ／ＡＤＰＣＭ変換回路４１に
加えられて、ＡＤＰＣＭ信号に変換される。一方ＰＣＭ
入力はＰＣＭビットスチールタイミング回路４２にも加
えられる。ＰＣＭビットスチールタイミング回路４２で
は、ビットスチールを行うためのタイミング信号ＢＳＰ
を発生してＰＣＭ／ＡＤＰＣＭ変換回路４１に入力する
とともに、制御信号Ｃｏｎｔを発生してＡＤＰＣＭビッ
トスチールタイミング回路招を制御する。
グナリング情報系の構成を示したものである。同図にお
いて、ＰＣＭ入力はＰＣＭ／ＡＤＰＣＭ変換回路４１に
加えられて、ＡＤＰＣＭ信号に変換される。一方ＰＣＭ
入力はＰＣＭビットスチールタイミング回路４２にも加
えられる。ＰＣＭビットスチールタイミング回路４２で
は、ビットスチールを行うためのタイミング信号ＢＳＰ
を発生してＰＣＭ／ＡＤＰＣＭ変換回路４１に入力する
とともに、制御信号Ｃｏｎｔを発生してＡＤＰＣＭビッ
トスチールタイミング回路招を制御する。
ＰＣＭ／ＡＤＰＣＭ変換回路４１は、タイミング信号Ｂ
ＳＰに応じてＰＣＭ信号からシグナリング信号Ｓｉｇを
抽出して、レジスタ４４に保持する。
ＳＰに応じてＰＣＭ信号からシグナリング信号Ｓｉｇを
抽出して、レジスタ４４に保持する。
ＰＣＭ／ＡＤＰＣＭ変換回路４１は発生したＡＤＰＣＭ
信号に、レジスタ４４に保持されているシグナリング信
号Ｓｉｇを挿入して、シグナリング情報を付加されたＡ
ＤＰＣＭ出力を生じる。この際ＡＤＰＣＭビットスチー
ルタイミング回路４３は、ビットスチールタイミング信
号ＢＳＡを発生してＰＣＭ／ＡＤＰＣＭ変換回路４１に
与えることによって、ＡＤＰＣＭ出力に対するシグナリ
ング信号Ｓｔｇの挿入タイミングを指定する。
信号に、レジスタ４４に保持されているシグナリング信
号Ｓｉｇを挿入して、シグナリング情報を付加されたＡ
ＤＰＣＭ出力を生じる。この際ＡＤＰＣＭビットスチー
ルタイミング回路４３は、ビットスチールタイミング信
号ＢＳＡを発生してＰＣＭ／ＡＤＰＣＭ変換回路４１に
与えることによって、ＡＤＰＣＭ出力に対するシグナリ
ング信号Ｓｔｇの挿入タイミングを指定する。
この場合において、外部に設けられているレジスタ４４
は、ＰＣＭ側のシグナリング信号とＡＤＰＣＭ側のシグ
ナリング信号とのタイミングを合せるために存在するも
のであって、必要な遅延時間を発生させるだけの役目を
行っている。このためＰＣＭ側のビットスチールタイミ
ング信号ＢＳＰと、ＡＤＰＣＭ側のビットスチールタイ
ミング信号ＢＳＡとは、例えば両方とも６フレームに１
回というように同一周期でなければならない。もしも信
号ＢＳＡが信号ＢＳＰよりも周期が短いときは、ＰＣＭ
側から入力されるシグナリング情報よりも多くのシグナ
リング情報をＡＤＰＣＭ側に出力しなければならず、情
報不足を生じる結果となる。
は、ＰＣＭ側のシグナリング信号とＡＤＰＣＭ側のシグ
ナリング信号とのタイミングを合せるために存在するも
のであって、必要な遅延時間を発生させるだけの役目を
行っている。このためＰＣＭ側のビットスチールタイミ
ング信号ＢＳＰと、ＡＤＰＣＭ側のビットスチールタイ
ミング信号ＢＳＡとは、例えば両方とも６フレームに１
回というように同一周期でなければならない。もしも信
号ＢＳＡが信号ＢＳＰよりも周期が短いときは、ＰＣＭ
側から入力されるシグナリング情報よりも多くのシグナ
リング情報をＡＤＰＣＭ側に出力しなければならず、情
報不足を生じる結果となる。
このためＡＤＰＣＭ側のビットスチール周期は、常にＰ
ＣＭ側のビットスチール周期と同一になるように決定さ
れることになる。しかしながらビットスチールによる信
号の品質劣化は、ＰＣＭ側とＡＤＰＣＭ側とでは異なっ
ており、ＡＤＰＣＭ側のビットスチール周期をＰＣＭ側
のビットスチール周期と独立に決定することができるよ
うにすることが望ましいが、従来の技術では不可能であ
った。
ＣＭ側のビットスチール周期と同一になるように決定さ
れることになる。しかしながらビットスチールによる信
号の品質劣化は、ＰＣＭ側とＡＤＰＣＭ側とでは異なっ
ており、ＡＤＰＣＭ側のビットスチール周期をＰＣＭ側
のビットスチール周期と独立に決定することができるよ
うにすることが望ましいが、従来の技術では不可能であ
った。
本発明はこのような従来技術の問題点を解決しようとす
るものであって、第１図のように構成した。同図におい
てはＰＣＭ入力ＡＰＩからシグナリング情報Ｓｉｇを含
むＡＤＰＣＭ出力信号Ｉを発生するＡＤＰＣＭコーダ１
と、信号Ｉからシグナリング情報Ｓｉｇを含むＰＣＭ出
力ＡＰＯを発生するＡＤＰＣＭデコーダ２と、ＡＤＰＣ
Ｍコーダ１のＰＣＭ入力側におけるＰＣＭビットスチー
ルタイミング回路３およびＡＤＰＣＭ出力側にお・ける
ＡＤＰＣＭビットスチールタイミング回路４と、ＡＤＰ
ＣＭデコーダ２のＡＤＰＣＭ入力側におけるＡＤＰＣＭ
ビットスチールタイミング回路５およびＰＣＭ出力側に
おけるＰＣＭビットスチールタイミング回路６とからな
る全系が示されている。ＡＤＰＣＭコーダ１は、ＰＣＭ
／ＡＤＰＣＭ変換回路１２．セレクタＩ３，１フレーム
のチャンネル数に等しいビット数を有するシフトレジス
タ１４からなり、ＡＤＰＣＭデコーダ２は、ＰＣＭ／Ａ
ＤＰＣＭ逆変換回路２１．セレクタ詔、１フレームのチ
ャンネル数に等しいビット数を有するシフトレジスタ２
４からなっている。
るものであって、第１図のように構成した。同図におい
てはＰＣＭ入力ＡＰＩからシグナリング情報Ｓｉｇを含
むＡＤＰＣＭ出力信号Ｉを発生するＡＤＰＣＭコーダ１
と、信号Ｉからシグナリング情報Ｓｉｇを含むＰＣＭ出
力ＡＰＯを発生するＡＤＰＣＭデコーダ２と、ＡＤＰＣ
Ｍコーダ１のＰＣＭ入力側におけるＰＣＭビットスチー
ルタイミング回路３およびＡＤＰＣＭ出力側にお・ける
ＡＤＰＣＭビットスチールタイミング回路４と、ＡＤＰ
ＣＭデコーダ２のＡＤＰＣＭ入力側におけるＡＤＰＣＭ
ビットスチールタイミング回路５およびＰＣＭ出力側に
おけるＰＣＭビットスチールタイミング回路６とからな
る全系が示されている。ＡＤＰＣＭコーダ１は、ＰＣＭ
／ＡＤＰＣＭ変換回路１２．セレクタＩ３，１フレーム
のチャンネル数に等しいビット数を有するシフトレジス
タ１４からなり、ＡＤＰＣＭデコーダ２は、ＰＣＭ／Ａ
ＤＰＣＭ逆変換回路２１．セレクタ詔、１フレームのチ
ャンネル数に等しいビット数を有するシフトレジスタ２
４からなっている。
また第２図は第１図に示された構成における各部信号を
示し、２４チヤンネルまたは３２チヤンネルの信号を時
分割で処理する場合を例示している。同図においてＡＰ
ＳＹはＡＤＰＣＭコーダ１の側におけるサンプリング周
期（８ｋＨｚ）を示す信号、ＢＳＰはＰＣＭビットスチ
ールタイミング回路３のビットスチールタイミング信号
、ＡＰＩはシグナリング情報Ｓｉｇを含むＰＣＭ入力、
ＡＳＹＣはＡＤＰＣＭデコーダ２の側におけるサンプリ
ング周期（８ｋ・Ｈｚ）を示す信号、ＢＳＡはＡ
゛ＤＰＣＭビットスチールタイミング回路５のビット
スチールタイミング信号、ＡＰＯはシグナリング情報Ｓ
ｉｇを含むＡＤＰＣＭ出力である。
示し、２４チヤンネルまたは３２チヤンネルの信号を時
分割で処理する場合を例示している。同図においてＡＰ
ＳＹはＡＤＰＣＭコーダ１の側におけるサンプリング周
期（８ｋＨｚ）を示す信号、ＢＳＰはＰＣＭビットスチ
ールタイミング回路３のビットスチールタイミング信号
、ＡＰＩはシグナリング情報Ｓｉｇを含むＰＣＭ入力、
ＡＳＹＣはＡＤＰＣＭデコーダ２の側におけるサンプリ
ング周期（８ｋ・Ｈｚ）を示す信号、ＢＳＡはＡ
゛ＤＰＣＭビットスチールタイミング回路５のビット
スチールタイミング信号、ＡＰＯはシグナリング情報Ｓ
ｉｇを含むＡＤＰＣＭ出力である。
第１図においてＡＤＰＣＭコーダ１．ＡＤＰＣＭデコー
ダ２は２４チヤンネルまたは３２チヤンネルの信号を処
理するものであり、時分割で動作している。第２図にお
いてＡＰＳＹは８ｋＨｚの信号であってＰＣＭ信号にお
けるサンプリング周期を示し、この１周期の間に入力信
号ＡＰＩとして１フレ一ム分すなわち２４チヤンネルま
たは３２チヤンネルのＰＣＭ信号が入力される。ＰＣＭ
ビットスチールタイミング回路３はＰＣＭ入力信号から
シグナリング情報Ｓｉｇの挿入を検出して、ビットスチ
ールタイミング信号ＢＳＰを発生する。
ダ２は２４チヤンネルまたは３２チヤンネルの信号を処
理するものであり、時分割で動作している。第２図にお
いてＡＰＳＹは８ｋＨｚの信号であってＰＣＭ信号にお
けるサンプリング周期を示し、この１周期の間に入力信
号ＡＰＩとして１フレ一ム分すなわち２４チヤンネルま
たは３２チヤンネルのＰＣＭ信号が入力される。ＰＣＭ
ビットスチールタイミング回路３はＰＣＭ入力信号から
シグナリング情報Ｓｉｇの挿入を検出して、ビットスチ
ールタイミング信号ＢＳＰを発生する。
−万ＰＣＭ入力信号ＡＰＩはμ−り変換される。
これによってＡＤＰＣＭコーダ１内においては、ビット
スチールタイミング信号ＢＳＰの立ち上がりまたは立ち
下がりの変化を生じたとき、その次のフレームはシグナ
リング情報が挿入されるようになる。第２図においては
、ビットスチールタイミング信号ＢＳＰの立ち上がりと
立ち下がりの変化が第１フレームと第２フレームの位置
に発生し、第７フレームにおいて再び立ち上がっている
ことが示されており、これに対応して第２フレームのＰ
ＣＭ信号ＡＰＩにシグナリング情報Ｓｉｇ（ｎ）が挿入
され、第３フレームのＰＣＭ信号ＡＰＩにシグナリング
情報Ｓｉｇ（ｎ＋１）が挿入され、さらに第８フレーム
のＰＣＭ信号ＡＰＩにシグナリング情報Ｓｉｇ（ｎ＋２
）が挿入されていることが示されている。
スチールタイミング信号ＢＳＰの立ち上がりまたは立ち
下がりの変化を生じたとき、その次のフレームはシグナ
リング情報が挿入されるようになる。第２図においては
、ビットスチールタイミング信号ＢＳＰの立ち上がりと
立ち下がりの変化が第１フレームと第２フレームの位置
に発生し、第７フレームにおいて再び立ち上がっている
ことが示されており、これに対応して第２フレームのＰ
ＣＭ信号ＡＰＩにシグナリング情報Ｓｉｇ（ｎ）が挿入
され、第３フレームのＰＣＭ信号ＡＰＩにシグナリング
情報Ｓｉｇ（ｎ＋１）が挿入され、さらに第８フレーム
のＰＣＭ信号ＡＰＩにシグナリング情報Ｓｉｇ（ｎ＋２
）が挿入されていることが示されている。
セレクタ１３は常時はシフトレジスタ１４の側に切り替
えられており、ビットスチールタイミング信号ＢＳＰに
変化を生じたとき、次のフレームにおいてＰＣＭ信号Ａ
ＰＩをセレクトしてシフトレジスタ１４に入力し、これ
によって第２図に示すように第２フレームにおいてシグ
ナリング情報Ｓｉｇ（ｎ）を２４ビツトまたは３２ビッ
ト保持し、第３フレームないし第７フレームにおいてシ
グナリング情報Ｓｉｇ（ｎ＋１）を保持し、第８フレー
ム以降はシグナリング情報Ｓｉｇ（ｎ＋２）を保持する
。
えられており、ビットスチールタイミング信号ＢＳＰに
変化を生じたとき、次のフレームにおいてＰＣＭ信号Ａ
ＰＩをセレクトしてシフトレジスタ１４に入力し、これ
によって第２図に示すように第２フレームにおいてシグ
ナリング情報Ｓｉｇ（ｎ）を２４ビツトまたは３２ビッ
ト保持し、第３フレームないし第７フレームにおいてシ
グナリング情報Ｓｉｇ（ｎ＋１）を保持し、第８フレー
ム以降はシグナリング情報Ｓｉｇ（ｎ＋２）を保持する
。
またＡＳＹＣはＡＤＰＣＭ信号におけるサンプリング周
期を示す８ｋＨｚの信号であり、ＰＣＭ／ＡＤＰＣＭ変
換回路１２はＰＣＭ信号ＡＰＩをＡＤＰＣＭ信号Ｉに信
号子て出力する。一方、ＡＤＰＣＭビットスチールタイ
ミング回路４は、シグナリング情報を挿入するため任意
のタイミングに、ビットスチールタイミング信号ＢＳＡ
を変化させる。ＰＣＭ／ＡＤＰＣＭ変換回路１２は、こ
れによってシフトレジスタ１４からその保持するシグナ
リング情報を取り込んで、各チャンネルごとに挿入する
。第２図においては、第５フレームにおいてビットスチ
ールタイミング信号ＢＳＡに立ち上がりを生じ、これに
よって第６フレームにおいてＡＤＰＣＭ信号Ｉに信号子
リング情報Ｓｉｇ（ｎ＋１）が挿入されたことが示され
ている。
期を示す８ｋＨｚの信号であり、ＰＣＭ／ＡＤＰＣＭ変
換回路１２はＰＣＭ信号ＡＰＩをＡＤＰＣＭ信号Ｉに信
号子て出力する。一方、ＡＤＰＣＭビットスチールタイ
ミング回路４は、シグナリング情報を挿入するため任意
のタイミングに、ビットスチールタイミング信号ＢＳＡ
を変化させる。ＰＣＭ／ＡＤＰＣＭ変換回路１２は、こ
れによってシフトレジスタ１４からその保持するシグナ
リング情報を取り込んで、各チャンネルごとに挿入する
。第２図においては、第５フレームにおいてビットスチ
ールタイミング信号ＢＳＡに立ち上がりを生じ、これに
よって第６フレームにおいてＡＤＰＣＭ信号Ｉに信号子
リング情報Ｓｉｇ（ｎ＋１）が挿入されたことが示され
ている。
ＡＤＰＣＭデコーダ２においては、ＰＣＭ／ＡＤＰＣＭ
逆変換回路２１はＡＤＰＣＭ信号■を変換してＰＣＭ信
号を出力する。一方、ＡＤＰＣＭビットスチールタイミ
ング回路５は、ＡＤＰＣＭ信号Ｉにおけるシグナリング
情報Ｓｉｇの挿入を検出して、ビットスチールタイミン
グ信号ＢＳＡを発生する。これによってセレクタ詔はビ
ットスチールタイミング信号ＢＳＡに変化を生じた次の
フレームにおいて、入力ＡＤＰＣＭ信号■のシグナリン
グ情報をシフトレジスタ詔に読み込み、それ以外のとき
はシフトレジスタ２４の出力を取り込んでシフトレジス
タ冴を介して循環させて保持する。
逆変換回路２１はＡＤＰＣＭ信号■を変換してＰＣＭ信
号を出力する。一方、ＡＤＰＣＭビットスチールタイミ
ング回路５は、ＡＤＰＣＭ信号Ｉにおけるシグナリング
情報Ｓｉｇの挿入を検出して、ビットスチールタイミン
グ信号ＢＳＡを発生する。これによってセレクタ詔はビ
ットスチールタイミング信号ＢＳＡに変化を生じた次の
フレームにおいて、入力ＡＤＰＣＭ信号■のシグナリン
グ情報をシフトレジスタ詔に読み込み、それ以外のとき
はシフトレジスタ２４の出力を取り込んでシフトレジス
タ冴を介して循環させて保持する。
ＡＤＰＣＭビットスチールタイミング回路６はシグナリ
ング情報を挿入すべきタイミングにビットスチールタイ
ミング信号ＢＳＰに変化を生じ、ＰＣＭ／ＡＤＰＣＭ逆
変換回路２１は次のフレームにシフトレジスタＵからそ
の保持するシグナリング情報を取り込んで各チャンネル
ごとに挿入することよって、シグナリング情報Ｓｉｇを
挿入されたＰＣＭ出力信号ＡＰＯを生じる。
ング情報を挿入すべきタイミングにビットスチールタイ
ミング信号ＢＳＰに変化を生じ、ＰＣＭ／ＡＤＰＣＭ逆
変換回路２１は次のフレームにシフトレジスタＵからそ
の保持するシグナリング情報を取り込んで各チャンネル
ごとに挿入することよって、シグナリング情報Ｓｉｇを
挿入されたＰＣＭ出力信号ＡＰＯを生じる。
このように第１図に示された本発明のシグナリング転送
装置では、ＰＣＭまたはＡＤＰＣＭ信号入力のシグナリ
ング情報はチャンネル数だけのビット数を有するシフト
レジスタに蓄えられるとともに、次のフレームがビット
スチールモードであるか否かに応じて入力信号から抽出
したシグナリング情報またはシフトレジスタに保持され
た情報をシフトレジスタの入力として与えることによっ
て、シフトレジスタに現在のシグナリング情報を保持し
ておき、出力側でビットスチールを行うか否かに応じて
これを読み出して出力信号にシグナリング情報として挿
入するようにしたので、入力側と出力側とでビットスチ
ール周期を容易に変えることができる。
装置では、ＰＣＭまたはＡＤＰＣＭ信号入力のシグナリ
ング情報はチャンネル数だけのビット数を有するシフト
レジスタに蓄えられるとともに、次のフレームがビット
スチールモードであるか否かに応じて入力信号から抽出
したシグナリング情報またはシフトレジスタに保持され
た情報をシフトレジスタの入力として与えることによっ
て、シフトレジスタに現在のシグナリング情報を保持し
ておき、出力側でビットスチールを行うか否かに応じて
これを読み出して出力信号にシグナリング情報として挿
入するようにしたので、入力側と出力側とでビットスチ
ール周期を容易に変えることができる。
第３図は第１図における、セレクタとシフトレジスタの
具体的構成例を示したものである。同図において、３１
はフリップフロップ、３２はセレクタ、羽はシフトレジ
スタ、３４はセレクタである。
具体的構成例を示したものである。同図において、３１
はフリップフロップ、３２はセレクタ、羽はシフトレジ
スタ、３４はセレクタである。
また第４図は第３図の回路における各部信号を示すタイ
ムチャートであって、ＳＥＬ １はセレクタ３１に対す
る選択信号、ＡＰＳＹはＡＤＰＣＭコーダまたはデコー
ダの入力側におけるサンプリング周期の信号、ＡＰＩは
入力信号、ＡＳＹＣは出力側におけるサンプリング周期
の信号、ＡＰＯは出力信号である。
ムチャートであって、ＳＥＬ １はセレクタ３１に対す
る選択信号、ＡＰＳＹはＡＤＰＣＭコーダまたはデコー
ダの入力側におけるサンプリング周期の信号、ＡＰＩは
入力信号、ＡＳＹＣは出力側におけるサンプリング周期
の信号、ＡＰＯは出力信号である。
いま入力信号ＡＰＩが第４図に示すように、入力側にお
けるサンプリング周期の信号ＡＰＳＹごとにそれぞれ８
ビツトからなる各チャンネルＣＨ１、ＣＨ２，−−一が
配列されているものとすると、フリップフロップ３１は
クロックＣＫＩによってその例えばＬＳＢに挿入されて
いるシグナリング情報Ｓ１ｇＣＨ１，ＣＨ２，−を順次
読み込んで、第４図に示すごとくその出力ＱＯに次の１
チヤンネルの期間保持する。セレクタ３２が選択信号５
ＥＬｌ（第１図における信号ＢＳＰまたはＢＳＡに対応
する）によってフリップフロップ３１の側に切り替えら
れていたときは、出力ＱｏはクロックＣＫ２によってシ
フトレジスタ３３に読み込まれ、そのビットＱ Ｈ＋−
に第４図に示すような信号を生じる。シフトレジスタ３
３に読み込まれたシグナリング情報は、選択信号ＳＥＬ
１に変化を生じないときはその出力がセレクタ３４を
経てセレクタ３２の入力側に帰還され、循環して保持さ
れている。セレクタ３３はビット構成が２４ビツトであ
るか３２ビツトであるかに応じて、シフトレジスタの異
なる位置の出力を選択する。
けるサンプリング周期の信号ＡＰＳＹごとにそれぞれ８
ビツトからなる各チャンネルＣＨ１、ＣＨ２，−−一が
配列されているものとすると、フリップフロップ３１は
クロックＣＫＩによってその例えばＬＳＢに挿入されて
いるシグナリング情報Ｓ１ｇＣＨ１，ＣＨ２，−を順次
読み込んで、第４図に示すごとくその出力ＱＯに次の１
チヤンネルの期間保持する。セレクタ３２が選択信号５
ＥＬｌ（第１図における信号ＢＳＰまたはＢＳＡに対応
する）によってフリップフロップ３１の側に切り替えら
れていたときは、出力ＱｏはクロックＣＫ２によってシ
フトレジスタ３３に読み込まれ、そのビットＱ Ｈ＋−
に第４図に示すような信号を生じる。シフトレジスタ３
３に読み込まれたシグナリング情報は、選択信号ＳＥＬ
１に変化を生じないときはその出力がセレクタ３４を
経てセレクタ３２の入力側に帰還され、循環して保持さ
れている。セレクタ３３はビット構成が２４ビツトであ
るか３２ビツトであるかに応じて、シフトレジスタの異
なる位置の出力を選択する。
シフトレジスタ３３に保持されたシグナリング情報は、
例えばＰＣＭ信号に対して３チヤンネル遅れたタイミン
グでＡｏｐｃＭ信号に挿入すると仮定すれば、出力端子
Ｑ３から出力側のサンプリング周期の信号ＡＳＹＣに応
じて読み出されて出力５ｏｕｔを生じ、出力５ｏｕｔは
第５図に示すように各チャンネルＣＨ１，ＣＨ２，・−
・に挿入されて、出力信号ＡＰＯを生じる。シグナリン
グ情報を読み出す出力ビットの位置は任意であり、これ
によって出力信号におけるシグナリング情報のタイミン
グを調整することができる。
例えばＰＣＭ信号に対して３チヤンネル遅れたタイミン
グでＡｏｐｃＭ信号に挿入すると仮定すれば、出力端子
Ｑ３から出力側のサンプリング周期の信号ＡＳＹＣに応
じて読み出されて出力５ｏｕｔを生じ、出力５ｏｕｔは
第５図に示すように各チャンネルＣＨ１，ＣＨ２，・−
・に挿入されて、出力信号ＡＰＯを生じる。シグナリン
グ情報を読み出す出力ビットの位置は任意であり、これ
によって出力信号におけるシグナリング情報のタイミン
グを調整することができる。
以上説明したように本発明のシダナリング転送装置によ
れば、入力チャンネル数と等しいビット数を有するシフ
トレジスタを有し、ビットスチールタイミングの情報に
応じて入力信号から抽出されたシグナリング情報とシフ
トレジスタの出力とを選択的にこのシフトレジスタに入
力して保持しておき、このシフトレジスタの出力を任意
のフレーム周期で前記変換または逆変換された出力に再
挿入して送出するようにしたので、ＰＣＭ信号とＡＤＰ
ＣＭ信号との変換または逆変換を行う回路において、Ｐ
ＣＭ信号とＡＤＰＣＭ信号とに対するビットスチール周
期を相互に無関係に決定することができる。
れば、入力チャンネル数と等しいビット数を有するシフ
トレジスタを有し、ビットスチールタイミングの情報に
応じて入力信号から抽出されたシグナリング情報とシフ
トレジスタの出力とを選択的にこのシフトレジスタに入
力して保持しておき、このシフトレジスタの出力を任意
のフレーム周期で前記変換または逆変換された出力に再
挿入して送出するようにしたので、ＰＣＭ信号とＡＤＰ
ＣＭ信号との変換または逆変換を行う回路において、Ｐ
ＣＭ信号とＡＤＰＣＭ信号とに対するビットスチール周
期を相互に無関係に決定することができる。
第１図は本発明のシダナリング転送装置の原理を示す図
、 第２図は第１図における各部信号を示すタイムチャート
、 第３図はセレクタとシフトレジスタの具体的構成例を示
す図、 第４図は第３図の回路における各部信号を示すタイムチ
ャート、 第５図は多重化されたＰＣＭ信号およびＡＤＰＣＭ信号
の時系列を示す図、 第６図はＰＣＭ／ＡＤＰＣＭ変換回路におけるシグナリ
ング転送系の構成を示す図である。 １・−ＡＤＰＣＭコーダ、 ２−ＡＤＰＣＭデコーダ、 ３・・−ＰＣＭビットスチールタイミング回路、４−・
ＡＤＰＣＭビットスチールタイミング回路、５−・−Ａ
ＤＰＣＭビットスチールタイミング回路、６−Ｐ ＣＭ
ビットスチールタイミング回路、１２・−ＰＣＭ／ＡＤ
ＰＣＭ変換回路、１３− セレクタ１３． １４− シフトレジスタ、 ２１・−・ＰＣＭ／ＡＤＰＣＭ逆変換回路、詔−・セレ
クタ、 ２４−・シフトレジスタ、 ３１−フリップフロップ、 ３２・・・セレクタ、 ３３−・・シフトレジスタ、 ３４− セレクタ、 ４１−ＰＣＭ／ＡＤＰＣＭ変換回路、 ４２−Ｐ ＣＭビットスチールタイミング回路、４３−
・ＡＤＰＣＭビットスチールタイミング回路、４４−・
−レジスタ
、 第２図は第１図における各部信号を示すタイムチャート
、 第３図はセレクタとシフトレジスタの具体的構成例を示
す図、 第４図は第３図の回路における各部信号を示すタイムチ
ャート、 第５図は多重化されたＰＣＭ信号およびＡＤＰＣＭ信号
の時系列を示す図、 第６図はＰＣＭ／ＡＤＰＣＭ変換回路におけるシグナリ
ング転送系の構成を示す図である。 １・−ＡＤＰＣＭコーダ、 ２−ＡＤＰＣＭデコーダ、 ３・・−ＰＣＭビットスチールタイミング回路、４−・
ＡＤＰＣＭビットスチールタイミング回路、５−・−Ａ
ＤＰＣＭビットスチールタイミング回路、６−Ｐ ＣＭ
ビットスチールタイミング回路、１２・−ＰＣＭ／ＡＤ
ＰＣＭ変換回路、１３− セレクタ１３． １４− シフトレジスタ、 ２１・−・ＰＣＭ／ＡＤＰＣＭ逆変換回路、詔−・セレ
クタ、 ２４−・シフトレジスタ、 ３１−フリップフロップ、 ３２・・・セレクタ、 ３３−・・シフトレジスタ、 ３４− セレクタ、 ４１−ＰＣＭ／ＡＤＰＣＭ変換回路、 ４２−Ｐ ＣＭビットスチールタイミング回路、４３−
・ＡＤＰＣＭビットスチールタイミング回路、４４−・
−レジスタ
Claims (1)
- 【特許請求の範囲】 フレームを構成する任意のチャンネルの所定ビット位置
にシグナリング情報を挿入したＰＣＭ信号とＡＤＰＣＭ
信号との変換または逆変換を行う回路（１、２）におい
て、 入力信号からシグナリング情報を抽出する回路（３、５
）と、 チャンネル数と等しいビット数を有するシフトレジスタ
（１４、２４）と、 入力信号から抽出されたシグナリング情報とシフトレジ
スタの出力とを選択的に該シフトレジスタに入力するセ
レクタ（１３、２３）とを具え、前記シフトレジスタ（
１４、２４）に保持されたシグナリング情報を任意のフ
レーム周期で前記変換または逆変換された出力に再挿入
して送出することを特徴とするシグナリング転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030685A JPS61219221A (ja) | 1985-03-25 | 1985-03-25 | シグナリング転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030685A JPS61219221A (ja) | 1985-03-25 | 1985-03-25 | シグナリング転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61219221A true JPS61219221A (ja) | 1986-09-29 |
Family
ID=13138341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6030685A Pending JPS61219221A (ja) | 1985-03-25 | 1985-03-25 | シグナリング転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61219221A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991003901A1 (fr) * | 1989-09-04 | 1991-03-21 | Fujitsu Limited | Systeme d'echange a relais de donnees a multiplexage temporel |
| JPH03136444A (ja) * | 1988-12-24 | 1991-06-11 | Electron & Telecommun Res Inst | 異種信号変換方法及び装置 |
-
1985
- 1985-03-25 JP JP6030685A patent/JPS61219221A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03136444A (ja) * | 1988-12-24 | 1991-06-11 | Electron & Telecommun Res Inst | 異種信号変換方法及び装置 |
| WO1991003901A1 (fr) * | 1989-09-04 | 1991-03-21 | Fujitsu Limited | Systeme d'echange a relais de donnees a multiplexage temporel |
| US5291484A (en) * | 1989-09-04 | 1994-03-01 | Fujitsu Limited | Relay and exchange system for time division multiplex data |
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