JPS59134935A - 直列符号多重受信回路 - Google Patents
直列符号多重受信回路Info
- Publication number
- JPS59134935A JPS59134935A JP953083A JP953083A JPS59134935A JP S59134935 A JPS59134935 A JP S59134935A JP 953083 A JP953083 A JP 953083A JP 953083 A JP953083 A JP 953083A JP S59134935 A JPS59134935 A JP S59134935A
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- JP
- Japan
- Prior art keywords
- code
- address
- circuit
- completed
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明はディジタル信号ハイウェイ上をマルチフレーム
形式で時分割多重化されて伝送される複数回線の符号を
受信し、並列形式で出力する直列符号多重受信回路に関
す。
形式で時分割多重化されて伝送される複数回線の符号を
受信し、並列形式で出力する直列符号多重受信回路に関
す。
（ｂ） 技術の背景
第１図は本発明の対象となるディジタル信号ハイウェイ
上を伝送されるディジタルイ丙号の構成例を示す図であ
る。第１図において、ディジタル信号ハイウェイを介し
て、１２８回線がそれぞれ８ビツトから構成される符号
を時分割多重化して伝送する。ディジタル信号ハイウェ
イはそれぞれフレームＦと称する時間領域に区分され、
各フレームＦは更に１２８のタイムスロットＴＳに分割
されている。各タイムスロットＴＳは、前記各回線の伝
送する符号を構成する部分符号として１ビツトの符号ビ
ットＣを伝送する。即ちフレームＦｋ内のタイムスロッ
トＴＳｍにより、同線ｍの符号の第に番の符号ピッｌ−
Ｃｍ ｋが伝送される。従って各同線の符号は８フレー
ムＦＯｈ至Ｆ７（マルチフレームＭＦ）に渡って順次直
列に伝送されることとなる。以上の如きマルチフレーム
ＭＦが繰返されることにより、１２８回線分の符号が繰
返し伝送される。この種ディジタル信号を受信し、並列
形式に変換して出力するには直列符号多重受信回路が必
要となる。
上を伝送されるディジタルイ丙号の構成例を示す図であ
る。第１図において、ディジタル信号ハイウェイを介し
て、１２８回線がそれぞれ８ビツトから構成される符号
を時分割多重化して伝送する。ディジタル信号ハイウェ
イはそれぞれフレームＦと称する時間領域に区分され、
各フレームＦは更に１２８のタイムスロットＴＳに分割
されている。各タイムスロットＴＳは、前記各回線の伝
送する符号を構成する部分符号として１ビツトの符号ビ
ットＣを伝送する。即ちフレームＦｋ内のタイムスロッ
トＴＳｍにより、同線ｍの符号の第に番の符号ピッｌ−
Ｃｍ ｋが伝送される。従って各同線の符号は８フレー
ムＦＯｈ至Ｆ７（マルチフレームＭＦ）に渡って順次直
列に伝送されることとなる。以上の如きマルチフレーム
ＭＦが繰返されることにより、１２８回線分の符号が繰
返し伝送される。この種ディジタル信号を受信し、並列
形式に変換して出力するには直列符号多重受信回路が必
要となる。
（Ｃ１従来技術と問題点
第２図は従来ある直列符号多重受信回路の一例を不ず図
である。第２図において、前記ディジタル信号ハイウェ
イから第１図に示される構成で１ビット発刊着する入力
ディジタル信号ｄｉは、書込データ編集回路１により受
信される。今フレームＦｋのタイムスロットＴＳｍによ
り、第ｍ回線の符号ピッ） Ｃｍ ｋが到着すると、書
込データ編集回路ｌはメモリ２内の、アドレス発生回路
３が入力ディジタル信号ｄｉの各タイムスロットＴＳ（
）乃至ＴＳ１２７に同期して発生するアドレスａ＝ｍの
蓄積内容を読出し、受信した符号ビットＣｍｋにより更
新した後、制御回路４からの書込信号Ｗにより、メモリ
２のアドレスａ＝ｍに再び格納する。以上の過程をマル
チフレームＭＦ内のフレームＦＯからフレームＦ７迄繰
返すことより、メモリ２内のアドレスａ＝ｍに格納され
ている符号を構成する８ビツトは総て更新され、新たな
符号が完成する。次のマルチフレームＭＦが開始される
と、完成符号の更新が開始されることとなるので、フレ
ームＦ７内でメモリ２の各アドレスａから完成符号を読
出し、メモリ５のアドレス発生回路３から供給されるア
ドレスａに蓄積する。以後制御量ｌ／８４に符号の出力
要求が伝達されると、制御回路４はメモリ５に対応する
アドレスａを供給することにより、所要の完成信号を続
出してフリップフロップ６に保持し、並列形式の出力デ
ィジタル信号ｄｏを出力ｒｉＪ能とする。
である。第２図において、前記ディジタル信号ハイウェ
イから第１図に示される構成で１ビット発刊着する入力
ディジタル信号ｄｉは、書込データ編集回路１により受
信される。今フレームＦｋのタイムスロットＴＳｍによ
り、第ｍ回線の符号ピッ） Ｃｍ ｋが到着すると、書
込データ編集回路ｌはメモリ２内の、アドレス発生回路
３が入力ディジタル信号ｄｉの各タイムスロットＴＳ（
）乃至ＴＳ１２７に同期して発生するアドレスａ＝ｍの
蓄積内容を読出し、受信した符号ビットＣｍｋにより更
新した後、制御回路４からの書込信号Ｗにより、メモリ
２のアドレスａ＝ｍに再び格納する。以上の過程をマル
チフレームＭＦ内のフレームＦＯからフレームＦ７迄繰
返すことより、メモリ２内のアドレスａ＝ｍに格納され
ている符号を構成する８ビツトは総て更新され、新たな
符号が完成する。次のマルチフレームＭＦが開始される
と、完成符号の更新が開始されることとなるので、フレ
ームＦ７内でメモリ２の各アドレスａから完成符号を読
出し、メモリ５のアドレス発生回路３から供給されるア
ドレスａに蓄積する。以後制御量ｌ／８４に符号の出力
要求が伝達されると、制御回路４はメモリ５に対応する
アドレスａを供給することにより、所要の完成信号を続
出してフリップフロップ６に保持し、並列形式の出力デ
ィジタル信号ｄｏを出力ｒｉＪ能とする。
以上の説明から明らかな如く、従来ある直列符号多重受
信回路においては、人力ディジタル信号ｄｉにより順次
到着する符号ビットＣｍｋにより符号を更新する為のメ
モリ２と、マルチフレームＭＦ間の更新の結果完成した
符号を保持する為のメモリ５とをそれぞれ設ける必要が
あり、また制御回路４は最終フレームＦ７でメモリ２お
よび５間で完成符号の転送を行う複雑な制御を行う必要
がある。
信回路においては、人力ディジタル信号ｄｉにより順次
到着する符号ビットＣｍｋにより符号を更新する為のメ
モリ２と、マルチフレームＭＦ間の更新の結果完成した
符号を保持する為のメモリ５とをそれぞれ設ける必要が
あり、また制御回路４は最終フレームＦ７でメモリ２お
よび５間で完成符号の転送を行う複雑な制御を行う必要
がある。
（ｄｌ 発明の目的
本発明の目的は、前述の如き従来ある直列符号多重受信
回路の欠点を除去し、制御の単純な直列符号多重受信回
路を経済的に実現することに在る。
回路の欠点を除去し、制御の単純な直列符号多重受信回
路を経済的に実現することに在る。
＋ｅ） 発明の構成
この目的は、ディジタル信号ハイウェイ上を時系列的に
伝送される各フレーム内で時分割多重化され、且つ複数
の前記フレームに渡って順次直列伝送される部分符号を
受信し、麹積部の前記各回線に対応して定められた第一
のアドレスの蓄積内容を前記部分符号により順次更新し
、前記複数フレーム中の最終フレームにより伝送される
前記部分符号による更新の結果完成した所定の符号を前
記蓄積部の前記第一のアドレスと異なる第二のアドレス
に蓄積し、該第二のアドレスから完成した前記符号を並
列形式で出力することにより達成される。
伝送される各フレーム内で時分割多重化され、且つ複数
の前記フレームに渡って順次直列伝送される部分符号を
受信し、麹積部の前記各回線に対応して定められた第一
のアドレスの蓄積内容を前記部分符号により順次更新し
、前記複数フレーム中の最終フレームにより伝送される
前記部分符号による更新の結果完成した所定の符号を前
記蓄積部の前記第一のアドレスと異なる第二のアドレス
に蓄積し、該第二のアドレスから完成した前記符号を並
列形式で出力することにより達成される。
（ｆ） 発明の実施例
以下、本発明の一実施例を図面により説明する。
第３図は本発明の一実施例による直列符号多重受信１−
１路を不ず図であり、第４図は第３図におけるメモリの
領域構成の一例を示す図である。なお、全図を通じて同
一符号は同一対象物を示す。またディジタル信号ハイウ
ェイから到着する入力ディジタル信号ｄｉは第１図に不
されるものとする。
１路を不ず図であり、第４図は第３図におけるメモリの
領域構成の一例を示す図である。なお、全図を通じて同
一符号は同一対象物を示す。またディジタル信号ハイウ
ェイから到着する入力ディジタル信号ｄｉは第１図に不
されるものとする。
なお各タイムスロットＴＳの前半は続出時間領域、後半
ば書込時間領域に区分されるものとする。第３図におい
ては、唯一個のメモリ７が設けられている。餘メモリ７
の記憶領域は２進８ビツトにより示されるＯ乃至２５５
のアドレスａを有し、アドレスａ＝（）乃至１２７は符
号更新用領域７１、アドレスミニ１２８乃至２５５は完
成符号保持用領域７２とする。また計数回路９およびｌ
１１選択回路１０およびゲート１２は第２図におけるア
ドレス発生回路３の役割を果たす。計数回路９は、前記
ディジタル信号ハイウェイがら到着する各フレームＦ内
のタイムスロット１゛ｓに同期して歩進し、タイムスロ
ットＴＳＯ乃至１２７に対応してアドレスａのト位７ビ
ツトａＯ乃至ａ６を発生し、選択回路１０を介してメモ
リ７に供給する。また計数回路１Ｘは、計数回路９から
の桁上げ信号により歩進し、前記ディジタル信号ハイウ
ェイから到着するフレームＦＯ乃至Ｆ６およびフレーム
Ｆ７内の各タイムスロットＴＳの続出時間領域に対応し
て論理値０をまたフレームＦ７内の各タイムスロットＴ
’ Ｓの書込時間領域に対応して論理値１を出力し、ア
ドレスａの最上位ビットａ７としてゲート１２を介して
メモリ７に供給する。前記ディジタル信号ハイウェイか
ら１ビット発刊着する人力ディジタル信号ｄ目よ、書込
データ編集回路８により受信される。例えば前記ディジ
タル信号ハイウェイからフレームＦｋのタイムスロット
ＴＳｍにより、第ｍ回線の符号ピッ）Ｃｍｋが到着する
と、書込データ線環回路８は該タイムスロツ）ＴＳｍの
続出時間領域において計数回路９および１１からメモリ
７に供給されるアドレスａｗｍに基づき、アドレスａ＝
ｍに茜積されている第ｍ回線に対応する蓄積内容を続出
し、第にビットＤｋを受信した符号ビットＣｍ ｋによ
り更新した後、制御回路１３から前記書込時間領域に書
込信号Ｗが供給されるに伴い、計数回路９および１１か
ら供給されているアドレスａｗｍに蓄積する。斯くして
一マルチフレームＭＦ内のフレームＦＯからフレームＦ
６迄により、メモリ７内のアドレスミニ０乃至１２ ’
Ｉに格納されている符号の第０ビツトＤ Ｏ乃至第６ビ
ツト１）６は総て更新される。次にフレームＦ７内の各
タイムスロットＴＳＯ乃至ＴＳ１２７の読出時間領域に
おいて、書込データ線環回路８は６；１記ディジタル偵
号ハイウェイから到着する符号ビットＣＯ７乃至Ｃｌ２
７７により、アドレスミニ０乃至１２’？の蓄積内容の
第７ビツトＤ７を更新することにより、新たな符号を完
成する。一方フレームＦｌ内の各タイムスロットＴＳＯ
乃至ＴＳ１２７の書込時間領域においては、計数回路１
１からゲート１２を介して供給されるアドレスａの最上
位ビットａ７は論理値１に設定される。従って制御回路
１３からメモリ７に書込信号Ｗが供給されるに伴い、書
込データ編集回路８は第０乃至第１２ ’／同線の完成
符号をメモリ７のアドレスミニ１２８乃至２５５（完成
符号保持用領域７２）に蓄積する。なお領域７２内に蓄
積される各回線の完成符号は、次のマルチフレームＭＦ
のフレームＦ７により新たに完成した符号が蓄積される
迄保持される。以後制御回路１３に符号の出力要求が伝
達されると、メモリ７に供給する対応するアドレスａの
Ｆ位７ビツトａＯ乃％ａ６を回線に対応して設定し、ま
た最上位ａ７を論理値１に設定することによりメモリ７
のアドレスミニ１２８乃至２５５に蓄積されている完成
符号を続出し、フリップフロップ１４に保持し、並列形
式の出力ディジタル信号ｄＯを出力可能とする。
ば書込時間領域に区分されるものとする。第３図におい
ては、唯一個のメモリ７が設けられている。餘メモリ７
の記憶領域は２進８ビツトにより示されるＯ乃至２５５
のアドレスａを有し、アドレスａ＝（）乃至１２７は符
号更新用領域７１、アドレスミニ１２８乃至２５５は完
成符号保持用領域７２とする。また計数回路９およびｌ
１１選択回路１０およびゲート１２は第２図におけるア
ドレス発生回路３の役割を果たす。計数回路９は、前記
ディジタル信号ハイウェイがら到着する各フレームＦ内
のタイムスロット１゛ｓに同期して歩進し、タイムスロ
ットＴＳＯ乃至１２７に対応してアドレスａのト位７ビ
ツトａＯ乃至ａ６を発生し、選択回路１０を介してメモ
リ７に供給する。また計数回路１Ｘは、計数回路９から
の桁上げ信号により歩進し、前記ディジタル信号ハイウ
ェイから到着するフレームＦＯ乃至Ｆ６およびフレーム
Ｆ７内の各タイムスロットＴＳの続出時間領域に対応し
て論理値０をまたフレームＦ７内の各タイムスロットＴ
’ Ｓの書込時間領域に対応して論理値１を出力し、ア
ドレスａの最上位ビットａ７としてゲート１２を介して
メモリ７に供給する。前記ディジタル信号ハイウェイか
ら１ビット発刊着する人力ディジタル信号ｄ目よ、書込
データ編集回路８により受信される。例えば前記ディジ
タル信号ハイウェイからフレームＦｋのタイムスロット
ＴＳｍにより、第ｍ回線の符号ピッ）Ｃｍｋが到着する
と、書込データ線環回路８は該タイムスロツ）ＴＳｍの
続出時間領域において計数回路９および１１からメモリ
７に供給されるアドレスａｗｍに基づき、アドレスａ＝
ｍに茜積されている第ｍ回線に対応する蓄積内容を続出
し、第にビットＤｋを受信した符号ビットＣｍ ｋによ
り更新した後、制御回路１３から前記書込時間領域に書
込信号Ｗが供給されるに伴い、計数回路９および１１か
ら供給されているアドレスａｗｍに蓄積する。斯くして
一マルチフレームＭＦ内のフレームＦＯからフレームＦ
６迄により、メモリ７内のアドレスミニ０乃至１２ ’
Ｉに格納されている符号の第０ビツトＤ Ｏ乃至第６ビ
ツト１）６は総て更新される。次にフレームＦ７内の各
タイムスロットＴＳＯ乃至ＴＳ１２７の読出時間領域に
おいて、書込データ線環回路８は６；１記ディジタル偵
号ハイウェイから到着する符号ビットＣＯ７乃至Ｃｌ２
７７により、アドレスミニ０乃至１２’？の蓄積内容の
第７ビツトＤ７を更新することにより、新たな符号を完
成する。一方フレームＦｌ内の各タイムスロットＴＳＯ
乃至ＴＳ１２７の書込時間領域においては、計数回路１
１からゲート１２を介して供給されるアドレスａの最上
位ビットａ７は論理値１に設定される。従って制御回路
１３からメモリ７に書込信号Ｗが供給されるに伴い、書
込データ編集回路８は第０乃至第１２ ’／同線の完成
符号をメモリ７のアドレスミニ１２８乃至２５５（完成
符号保持用領域７２）に蓄積する。なお領域７２内に蓄
積される各回線の完成符号は、次のマルチフレームＭＦ
のフレームＦ７により新たに完成した符号が蓄積される
迄保持される。以後制御回路１３に符号の出力要求が伝
達されると、メモリ７に供給する対応するアドレスａの
Ｆ位７ビツトａＯ乃％ａ６を回線に対応して設定し、ま
た最上位ａ７を論理値１に設定することによりメモリ７
のアドレスミニ１２８乃至２５５に蓄積されている完成
符号を続出し、フリップフロップ１４に保持し、並列形
式の出力ディジタル信号ｄＯを出力可能とする。
以上の説明から明らかな如く、本実施例によれば、入力
ディジタル信号ｄ１により順次到着する符号ビットＣｍ
ｋによる符号の更新と、マルチフレームＭＦ間の更新
の結果完成した符号の保持とは、アドレスａは最上位置
ａ７の論理値を反転させるのみの単純な制御で、同一の
メモリ７内の符号更新用領域７１および完成符号保持用
領域７２によりそれぞれ実行される。
ディジタル信号ｄ１により順次到着する符号ビットＣｍ
ｋによる符号の更新と、マルチフレームＭＦ間の更新
の結果完成した符号の保持とは、アドレスａは最上位置
ａ７の論理値を反転させるのみの単純な制御で、同一の
メモリ７内の符号更新用領域７１および完成符号保持用
領域７２によりそれぞれ実行される。
なお、第３図および第４図はあく迄本発明の一実施例に
過ぎず、例えば回線数および符号の構成は図示されるも
のに限定されることは無く、他に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変らない。またメ
モリ７の構成は図ポされるものに限定されることは無く
、他に幾多の変形が考慮されるが、何れの場合にも本発
明の効果は変らない。史に直列符号多重受信回路の構成
は図示されるものに限定されることは無く、他に幾多の
変形が考慮されるが、何れの場合にも本発明の効果は変
らない。
過ぎず、例えば回線数および符号の構成は図示されるも
のに限定されることは無く、他に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変らない。またメ
モリ７の構成は図ポされるものに限定されることは無く
、他に幾多の変形が考慮されるが、何れの場合にも本発
明の効果は変らない。史に直列符号多重受信回路の構成
は図示されるものに限定されることは無く、他に幾多の
変形が考慮されるが、何れの場合にも本発明の効果は変
らない。
（ｇｌ 発明の効果
以上、本発明によれば、制御の単純な直列符号多重受信
回路を経済的に実現することが口■能となる。
回路を経済的に実現することが口■能となる。
第１図は本発明の対象となるディジタル信号ハイウェイ
上を伝送されるディジタル信号の構成例を不ず図、第２
図は従来ある直列符号多重受信回路の一例を示す図、第
３図は本発明の一実施例による直列符号多重受信回路を
不す図、第４図は第０ ３図におけるメモリの領域構成の一例を不す図である。 図において、１および８は書込データ編集回路、２．５
および７はメモリ、３はアドレス発生−１路、４および
１３は制御回路、６および１４はフリップフロップ、７
１は符号更新用領域、７２は完成符号保持用領域、９お
よび１１は計数回路、１０は選択１１７１路、１２はゲ
ート、ＦＯ乃至Ｆ７はフレーム、ＭＦはマルチフレーム
、ＴＳはタイムスロット、ａはアドレス、ａＯ乃至ａ７
はアドレスの第Ｏ乃至７ビツト、ＡＤ、ＤＩ、ＤＯおよ
びＷＥは端子、Ｃｍ ｋは符号ビット、１〕０乃至Ｄ７
は符号の第０乃至第７ビツト、ｄｉは入力ディジタル信
号、ｄＯは出力ディジタル信号、を不す。 １
上を伝送されるディジタル信号の構成例を不ず図、第２
図は従来ある直列符号多重受信回路の一例を示す図、第
３図は本発明の一実施例による直列符号多重受信回路を
不す図、第４図は第０ ３図におけるメモリの領域構成の一例を不す図である。 図において、１および８は書込データ編集回路、２．５
および７はメモリ、３はアドレス発生−１路、４および
１３は制御回路、６および１４はフリップフロップ、７
１は符号更新用領域、７２は完成符号保持用領域、９お
よび１１は計数回路、１０は選択１１７１路、１２はゲ
ート、ＦＯ乃至Ｆ７はフレーム、ＭＦはマルチフレーム
、ＴＳはタイムスロット、ａはアドレス、ａＯ乃至ａ７
はアドレスの第Ｏ乃至７ビツト、ＡＤ、ＤＩ、ＤＯおよ
びＷＥは端子、Ｃｍ ｋは符号ビット、１〕０乃至Ｄ７
は符号の第０乃至第７ビツト、ｄｉは入力ディジタル信
号、ｄＯは出力ディジタル信号、を不す。 １
Claims (1)
- ディジタル信号ハイウェイ上を時系列的に伝送される各
フレーム内で時分割多重化され、且つ複数の前記フレー
ムに渡って順次直列伝送される部分符号を受信し、蓄積
部の前記各回線に対応して定められた第一のアドレスの
蓄積内容を前記部分符号により順次更新し、前記複数フ
レーム中の最終フレームにより伝送される前記部分符号
による更新の結果完成した所定の符号を前記蓄積部の前
記第一のアドレスと異なる第二のアドレスに蓄積し、該
第二のアドレスから完成した前記符号を並列形式で出力
することを特徴とする直列符号多重受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP953083A JPS59134935A (ja) | 1983-01-24 | 1983-01-24 | 直列符号多重受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP953083A JPS59134935A (ja) | 1983-01-24 | 1983-01-24 | 直列符号多重受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59134935A true JPS59134935A (ja) | 1984-08-02 |
| JPS6330820B2 JPS6330820B2 (ja) | 1988-06-21 |
Family
ID=11722819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP953083A Granted JPS59134935A (ja) | 1983-01-24 | 1983-01-24 | 直列符号多重受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59134935A (ja) |
-
1983
- 1983-01-24 JP JP953083A patent/JPS59134935A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6330820B2 (ja) | 1988-06-21 |
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