JPH02192240A - 伝送遅延補正方式 - Google Patents
伝送遅延補正方式Info
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- JPH02192240A JPH02192240A JP1089322A JP8932289A JPH02192240A JP H02192240 A JPH02192240 A JP H02192240A JP 1089322 A JP1089322 A JP 1089322A JP 8932289 A JP8932289 A JP 8932289A JP H02192240 A JPH02192240 A JP H02192240A
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- 238000001514 detection method Methods 0.000 claims abstract description 38
- 230000015654 memory Effects 0.000 claims abstract description 14
- 238000004891 communication Methods 0.000 claims description 6
- 230000001934 delay Effects 0.000 abstract description 4
- 230000004044 response Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 15
- 230000003111 delayed effect Effects 0.000 description 6
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- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
エンベロープ単位で多重化してデータを伝送するデータ
時分割多重化装置において使用される伝送遅延補正方式
に関し、 チャネル間の遅延を合わせる伝送遅延補正方式を提供す
ることを目的とし、 ２チャネルからなるデータがエンベロープ化されて伝送
される通信装置において、通信装置の受信部に、それぞ
れのチャネルの受信データからフレームビットを読み出
し同期を確立する第１及び第２の同期検出回路と、第１
及び第２の同期検出回路に接続され、第１及び第２の同
期検出回路の出力のフレームビットの位相の比較を行い
、２チャネル間の位相差を算出する位相差検出回路と、
それぞれのチャネルの受信データを書き込み、位相差検
出回路の出力の位相差に応じて互いに読み出し時間を圃
整し、２チャネルの位相を合わせて出力する第１及び第
２のメモリとを設けて構成する。
時分割多重化装置において使用される伝送遅延補正方式
に関し、 チャネル間の遅延を合わせる伝送遅延補正方式を提供す
ることを目的とし、 ２チャネルからなるデータがエンベロープ化されて伝送
される通信装置において、通信装置の受信部に、それぞ
れのチャネルの受信データからフレームビットを読み出
し同期を確立する第１及び第２の同期検出回路と、第１
及び第２の同期検出回路に接続され、第１及び第２の同
期検出回路の出力のフレームビットの位相の比較を行い
、２チャネル間の位相差を算出する位相差検出回路と、
それぞれのチャネルの受信データを書き込み、位相差検
出回路の出力の位相差に応じて互いに読み出し時間を圃
整し、２チャネルの位相を合わせて出力する第１及び第
２のメモリとを設けて構成する。
本発明は、エンベロープ単位で多重化してデータを伝送
するデータ時分割多重化装置（以下データ７０Ｍ装置と
称する）において使用される、伝送遅延補正方式の改良
に関するものである。
するデータ時分割多重化装置（以下データ７０Ｍ装置と
称する）において使用される、伝送遅延補正方式の改良
に関するものである。
この際、チャネル（以下ＣＩと称する）間の遅延を合わ
せる伝送遅延補正方式が要望されている。
せる伝送遅延補正方式が要望されている。
第８図は一例のエンベロープフォーマットを示す図であ
る。
る。
第９図は従来例のデー７７０Ｍ装置の構成を示すブロッ
ク図である。
ク図である。
第９図においてデータ端末装置１−１（図示しない）か
ら第８図（ａ）に示すようなエンベロープ化したデータ
（例えば１０ビツトのデータ）を、ＩＣＨで６ビツトの
データを伝送する２つのＣＩ（ＣＨＩとＣＨ２、ＣＨＩ
に６ビツト、ＣＨ２に４ビツト）に分けてパラレルのデ
ータとしてステータスビット（Ｓ）と共に送出し、デー
７７０Ｍ装置２のチャネルインクフェース部内のフリッ
プフロップ（以下ＦＦと称する）からなるレジスタ２−
１．２−２にそれぞれ入力する。
ら第８図（ａ）に示すようなエンベロープ化したデータ
（例えば１０ビツトのデータ）を、ＩＣＨで６ビツトの
データを伝送する２つのＣＩ（ＣＨＩとＣＨ２、ＣＨＩ
に６ビツト、ＣＨ２に４ビツト）に分けてパラレルのデ
ータとしてステータスビット（Ｓ）と共に送出し、デー
７７０Ｍ装置２のチャネルインクフェース部内のフリッ
プフロップ（以下ＦＦと称する）からなるレジスタ２−
１．２−２にそれぞれ入力する。
レジスタ２−１．２−２において、第８図に示すように
例えば２０マルチフレームで１単位となるようにフレー
ムビットＦＯ１Ｆ１、Ｆ２、・・・、Ｆ１９に１．０．
０、・・・、０を６ビツト及び４ビツトのデータの先頭
に付加する。そして送信用バスを介して多重化部内の多
重化装置（以下ＭＩＪＸと称する）３に加えて、他のデ
ータ端末装置からのデータと共に時分割多重化を行う。
例えば２０マルチフレームで１単位となるようにフレー
ムビットＦＯ１Ｆ１、Ｆ２、・・・、Ｆ１９に１．０．
０、・・・、０を６ビツト及び４ビツトのデータの先頭
に付加する。そして送信用バスを介して多重化部内の多
重化装置（以下ＭＩＪＸと称する）３に加えて、他のデ
ータ端末装置からのデータと共に時分割多重化を行う。
ＭＩＩＸ ３の出力をパラレル／シリアル変換回路（以
下Ｐ／Ｓと称する）４を介してシリアルのデータに変換
し、高速のデータとして伝送路に送出する。
下Ｐ／Ｓと称する）４を介してシリアルのデータに変換
し、高速のデータとして伝送路に送出する。
相手側のデー７７０Ｍ装置（図示しない）では、上述の
動作と逆の動作を行う。即ち、伝送路からの受信データ
をシリアル／パラレル変換回路（以下Ｓ／Ｐと称する、
図示しない）においてパラレルのデータに変換し、多重
化分離装置（以下ＤＭＵＸと称する、図示しない）にお
いて多重化を分離し、ＣＩ（１とＣＨ２のデータに分離
する。
動作と逆の動作を行う。即ち、伝送路からの受信データ
をシリアル／パラレル変換回路（以下Ｓ／Ｐと称する、
図示しない）においてパラレルのデータに変換し、多重
化分離装置（以下ＤＭＵＸと称する、図示しない）にお
いて多重化を分離し、ＣＩ（１とＣＨ２のデータに分離
する。
そして受信用バスを介してレジスタ（図示しない）にお
いてフレームビット（Ｆ）を除去し、データ端末装置１
−１に転送する。
いてフレームビット（Ｆ）を除去し、データ端末装置１
−１に転送する。
しかしながら上述の２Ｃ）ｌを使用して伝送するデータ
伝送システムにおいては、０１間で伝送遅延のばらつき
等（多重化の順番等による）により相手側のデータ端末
装置への到着がずれた場合、相手側のデータ端末装置で
ずれの許容範囲を持たせて対処していた。
伝送システムにおいては、０１間で伝送遅延のばらつき
等（多重化の順番等による）により相手側のデータ端末
装置への到着がずれた場合、相手側のデータ端末装置で
ずれの許容範囲を持たせて対処していた。
しかし許容範囲があまり大きいと、ＣＨＩとＣＨ２を同
時に出力するのに時間がかかり伝送効率が低下するとい
う問題点があった。
時に出力するのに時間がかかり伝送効率が低下するとい
う問題点があった。
したがって本発明の目的は、０１間の遅延を合わせる伝
送遅延補正方式を提供することにある。
送遅延補正方式を提供することにある。
上記問題点は第１図に示す回路構成によって解決される
。
。
即ち第１図において、２チャネルからなるデータがエン
ベロープ化されて伝送される通信装置において、３３０
．３６０はそれぞれのチャネルの受信データからフレー
ムビットを読み出し同期を確立する第１及び第２の同期
検出回路である。
ベロープ化されて伝送される通信装置において、３３０
．３６０はそれぞれのチャネルの受信データからフレー
ムビットを読み出し同期を確立する第１及び第２の同期
検出回路である。
３４０は第１及び第２の同期検出回路に接続され、第１
及び第２の同期検出回路の出力のフレームビットの位相
の比較を行い、２チャネル間の位相差を算出する位相差
検出回路である。
及び第２の同期検出回路の出力のフレームビットの位相
の比較を行い、２チャネル間の位相差を算出する位相差
検出回路である。
３２０．３７０はそれぞれのチャネルの受信データを書
き込み、位相差検出回路の出力の位相差に応じて互いに
読み出し時間を調整し、２チャネルの位相を合わせて出
力する第１及び第２のメモリである。上記３３０．３６
０．３４０．３２０及び３７０を通信装置の受信部に設
ける。
き込み、位相差検出回路の出力の位相差に応じて互いに
読み出し時間を調整し、２チャネルの位相を合わせて出
力する第１及び第２のメモリである。上記３３０．３６
０．３４０．３２０及び３７０を通信装置の受信部に設
ける。
第１図において、位相差検出回路３４０において第１及
び第２の同期検出回路３３０．３６０の出力のフレーム
ビットの位相の比較を行い、２チャネル間の位相差を算
出する。
び第２の同期検出回路３３０．３６０の出力のフレーム
ビットの位相の比較を行い、２チャネル間の位相差を算
出する。
第１及び第２のメモリ３２０．３７０においてそれぞれ
のチャネルの受信データを書き込み、位相差検出回路３
４０の出力の位相差に応じて互いに読み出し時間を調整
し、２チャネルの位相を合わせて出力する。
のチャネルの受信データを書き込み、位相差検出回路３
４０の出力の位相差に応じて互いに読み出し時間を調整
し、２チャネルの位相を合わせて出力する。
この結果、チャネル間の遅延を合わせることができる。
第２図は本発明の第１の実施例の装置の構成を示すブロ
ック図である。
ック図である。
第３図は第１の実施例におけるＣＨ間の遅延を説明する
図である。
図である。
第４図は第１の実施例で使用されるＦＩＦＯメモリ（以
下ＦＩＦＯと称する）の動作を説明する図である。
下ＦＩＦＯと称する）の動作を説明する図である。
第５図は本発明の第２の実施例の装置の構成を示すブロ
ック図である。
ック図である。
第６図は第２の実施例で使用される位相差検出回路の構
成を示すブロック図である。
成を示すブロック図である。
第７図は第２の実施例の動作を説明するタイムチャート
である。
である。
全図を通じて同一符号は同一対象物を示す。
先ず第１の実施例について説明する。
第２図（ａ）において、例えば１０ビツトからなるデー
タはＣ）１１に６ビツト、ＣＨ２に４ビツトに分けられ
てパラレルのデータとしてステータスビット（Ｓ ）と
共にデータ端末装置１０からデータ７０Ｍ装置２０に向
けて送出される。そしてタイミングパルス発生回路２３
においてシステムタイミングパルスをもとに作られたタ
イミングパルスにより、上記データがステータスビット
（Ｓ） と共に送信レジスタ２１及び２５にそれぞれ入
力される。
タはＣ）１１に６ビツト、ＣＨ２に４ビツトに分けられ
てパラレルのデータとしてステータスビット（Ｓ ）と
共にデータ端末装置１０からデータ７０Ｍ装置２０に向
けて送出される。そしてタイミングパルス発生回路２３
においてシステムタイミングパルスをもとに作られたタ
イミングパルスにより、上記データがステータスビット
（Ｓ） と共に送信レジスタ２１及び２５にそれぞれ入
力される。
送信レジスタ２１及び２５に一時記憶したデータはタイ
ミングパルスにより読み出され、Ｆビット発生回路２４
において作られたその時のＦビットを付加して、送信バ
ッファメモリ２２及び２６にそれぞれ書き込まれる。そ
してアドレス信号により選択された送信バッファメモリ
（２２または２６）のデータをシステムタイミングパル
スにより読み出し、送信用バスに出力する。
ミングパルスにより読み出され、Ｆビット発生回路２４
において作られたその時のＦビットを付加して、送信バ
ッファメモリ２２及び２６にそれぞれ書き込まれる。そ
してアドレス信号により選択された送信バッファメモリ
（２２または２６）のデータをシステムタイミングパル
スにより読み出し、送信用バスに出力する。
送信用バスに転送されてきたデータは他のＣＨのデータ
と共に多重化部のＭＩＸ （図示しない）において多
重化され、高速の伝送路に送出され相手側のデータ７０
Ｍ装置に向けて送出される。
と共に多重化部のＭＩＸ （図示しない）において多
重化され、高速の伝送路に送出され相手側のデータ７０
Ｍ装置に向けて送出される。
一方、第２図（ｂ）に示すように受信側のデータ端末装
置ではＳ／Ｐ （図示しない）でシリアルのデータが
パラレルのデータに変換され、ＤＭＵＸ部（図示しない
）で多重化したデータが分離されかつＣＨＩ及びＣＨ２
に分離される。そして、６ビツト単位のデータとして受
信用バスを介して受信バッファメモリ３１及び３５にそ
れぞれ入力される。受信バッファメモリ３１．３５から
読み出されたフレームビット（Ｆ）により、同期検出回
路３３及び３６においてＣＨＩ及びＣＨｌ２のそれぞれ
について同期を確立し、マルチフレームの先頭を示す同
期信号（第８図（ａ）に示すＦＯ）を出力する。
置ではＳ／Ｐ （図示しない）でシリアルのデータが
パラレルのデータに変換され、ＤＭＵＸ部（図示しない
）で多重化したデータが分離されかつＣＨＩ及びＣＨ２
に分離される。そして、６ビツト単位のデータとして受
信用バスを介して受信バッファメモリ３１及び３５にそ
れぞれ入力される。受信バッファメモリ３１．３５から
読み出されたフレームビット（Ｆ）により、同期検出回
路３３及び３６においてＣＨＩ及びＣＨｌ２のそれぞれ
について同期を確立し、マルチフレームの先頭を示す同
期信号（第８図（ａ）に示すＦＯ）を出力する。
上記同期検出回路３３及び３６の出力の同期信号が位相
差検出回路３４に入力され、ｃｏｉ、ＣＨ２間の位相の
比較が行われる。そしてカウンタ（図示しない）を使用
して位相の遅れを算出する。第３図に示す例では、（ａ
）〜（ロ）が３クロック分、（ロ）〜（Ｃ）が１７クロ
ツク分あり、ＣＨ２がＣＨＩに比べて３クロック分遅れ
ていることが分かる。
差検出回路３４に入力され、ｃｏｉ、ＣＨ２間の位相の
比較が行われる。そしてカウンタ（図示しない）を使用
して位相の遅れを算出する。第３図に示す例では、（ａ
）〜（ロ）が３クロック分、（ロ）〜（Ｃ）が１７クロ
ツク分あり、ＣＨ２がＣＨＩに比べて３クロック分遅れ
ていることが分かる。
次に位相差検出回路３４で検出された差分に対応して、
ＣＨＩ及びＣＨ２のＦＩＦＯ３２及び３７にバイアス値
を設定する。バイアス値の設定方法は第４図に示すよう
に、今の場合ＣＩ２のＦＩＦＯ３７の読み出し用ポイン
タＲＰをＯに、又書き込み用ポインターＰを３に設定す
ることにより、３クロック分遅らせて４クロツク目から
書き込んだデータが読みだされる。
ＣＨＩ及びＣＨ２のＦＩＦＯ３２及び３７にバイアス値
を設定する。バイアス値の設定方法は第４図に示すよう
に、今の場合ＣＩ２のＦＩＦＯ３７の読み出し用ポイン
タＲＰをＯに、又書き込み用ポインターＰを３に設定す
ることにより、３クロック分遅らせて４クロツク目から
書き込んだデータが読みだされる。
この結果、ＣＨＩ、ＣＩ（２間の遅延はＦＩＦＯ３２，
３７の出力では同じとなり、ＣＨｌ、Ｃ）ｉ２のデータ
は同時期に出力される。
３７の出力では同じとなり、ＣＨｌ、Ｃ）ｉ２のデータ
は同時期に出力される。
次に第２の実施例について説明する。
第２図（ハ）に示す第１の実施例の受信部の装置の構成
と第５図に示す第２の実施例の受信部の装置の構成は同
じであるが、位相差検出回路の内部構成だけが異なる。
と第５図に示す第２の実施例の受信部の装置の構成は同
じであるが、位相差検出回路の内部構成だけが異なる。
したがって位相差検出回路の動作を中心にして説明する
。
。
第５図に示すように受信側のデー７７０Ｍ装置ではＳ／
Ｐ （図示しない）でシリアルのデータがパラレルの
データに変換され、ＤＭＵＸ部（図示しない）で多重化
したデータが分離されかつＣＨＩ及びＣＩ２に分離され
る。そして、６ビツト単位のデータとして受信用バスを
介して受信バッファメモリ３１及び３５にそれぞれ入力
される。受信バッファメモリ３１．３５から読み出され
たフレームビット（Ｆ）により、同期検出回路３３及び
３６においてＣＨＩ及びＣｌ１２のそれぞれについて同
期を確立すると、マルチフレームの先頭を示す同期信号
（第８図（ｂ）に示すＦＯ）だけが“１”となる信号（
ＤＩ及びＢ２）が位相差検出回路３４°に転送される。
Ｐ （図示しない）でシリアルのデータがパラレルの
データに変換され、ＤＭＵＸ部（図示しない）で多重化
したデータが分離されかつＣＨＩ及びＣＩ２に分離され
る。そして、６ビツト単位のデータとして受信用バスを
介して受信バッファメモリ３１及び３５にそれぞれ入力
される。受信バッファメモリ３１．３５から読み出され
たフレームビット（Ｆ）により、同期検出回路３３及び
３６においてＣＨＩ及びＣｌ１２のそれぞれについて同
期を確立すると、マルチフレームの先頭を示す同期信号
（第８図（ｂ）に示すＦＯ）だけが“１”となる信号（
ＤＩ及びＢ２）が位相差検出回路３４°に転送される。
尚、第８図（ｂ）に示すように第２の実施例においては
、例えば１０マルチフレームで１単位となるようにフレ
ームビットＦＯ，Ｆｌ、Ｆ２、・・・、Ｆ９に１．０．
０、・・・、０を６ビツト及び４ビツトのデータの先頭
に付加している。
、例えば１０マルチフレームで１単位となるようにフレ
ームビットＦＯ，Ｆｌ、Ｆ２、・・・、Ｆ９に１．０．
０、・・・、０を６ビツト及び４ビツトのデータの先頭
に付加している。
第６図に示す位相差検出回路３４°において、同期検出
回路３３．３６より入力されたＤｌ及び０２信号がそれ
ぞれ、シフトレジスタ３８−１及び３８−２に入力され
、クロックによりａ、ｂ、 ・・・ ｆの順にシフト
されて出力される。Ｃ）１１に対応するＤ１信号を入力
したシフトレジスタ３８−１のａｘｆの出力はそれぞれ
、論理積回路（以下ＡＮＤ回路と称する）３９−１〜３
９−６の一方の入力端子に加えられる。 ＡＮＤ回路の
３９−１〜３９−６の他方の入力端子にはＣＨ２に対応
するＢ２信号を入力したシフトレジスタ３８−２のａの
出力が分岐して加えられる。そしてＡＮＤ回路３９−１
〜３９−６のそれぞれにおいて、２つの入力の論理積が
求められる。
回路３３．３６より入力されたＤｌ及び０２信号がそれ
ぞれ、シフトレジスタ３８−１及び３８−２に入力され
、クロックによりａ、ｂ、 ・・・ ｆの順にシフト
されて出力される。Ｃ）１１に対応するＤ１信号を入力
したシフトレジスタ３８−１のａｘｆの出力はそれぞれ
、論理積回路（以下ＡＮＤ回路と称する）３９−１〜３
９−６の一方の入力端子に加えられる。 ＡＮＤ回路の
３９−１〜３９−６の他方の入力端子にはＣＨ２に対応
するＢ２信号を入力したシフトレジスタ３８−２のａの
出力が分岐して加えられる。そしてＡＮＤ回路３９−１
〜３９−６のそれぞれにおいて、２つの入力の論理積が
求められる。
ここで本回路（ＡＮＤ回路）の動作をタイミングチャー
トを使用して説明する。第７図（ａ）はＣＨＩとＣＩ２
が同位相の場合、同図［有］）はＣＢ２の位相が遅れて
いる場合、又、同図（Ｃ）はＣＨＩの位相が遅れている
場合を示している。各場合の動作は基本的には同じなの
で、ここでは同図（ｂ）について説明する。
トを使用して説明する。第７図（ａ）はＣＨＩとＣＩ２
が同位相の場合、同図［有］）はＣＢ２の位相が遅れて
いる場合、又、同図（Ｃ）はＣＨＩの位相が遅れている
場合を示している。各場合の動作は基本的には同じなの
で、ここでは同図（ｂ）について説明する。
同図（ｂ）において、Ｄｌ及びＢ２信号はシフトレジス
タ３８−１及び３８−２においてそれぞれクロックによ
り順次シフトされる。ＣＨＩに対応するシフトレジスタ
３８−１の出力を１−ａ 〜１−ｆ ５ＣＨ２に対応す
るシフトレジスタ３８−２の出力を２−ａ〜２−ｆ と
する。今の場合シフトレジスタ３８−２ではＣ）１２の
Ｂ２信号が遅れているため、１−ａが出力された時２−
ａは出力されずパルスは出ない。そしてシフトレジスタ
３８−１で１−Ｃまでシフトした時シフトレジスタ３８
−２の出力２−ａが出力され、ＡＮＤ回路の特性により
ＡＮＤ回路３９−３においてパルスが出力される。
タ３８−１及び３８−２においてそれぞれクロックによ
り順次シフトされる。ＣＨＩに対応するシフトレジスタ
３８−１の出力を１−ａ 〜１−ｆ ５ＣＨ２に対応す
るシフトレジスタ３８−２の出力を２−ａ〜２−ｆ と
する。今の場合シフトレジスタ３８−２ではＣ）１２の
Ｂ２信号が遅れているため、１−ａが出力された時２−
ａは出力されずパルスは出ない。そしてシフトレジスタ
３８−１で１−Ｃまでシフトした時シフトレジスタ３８
−２の出力２−ａが出力され、ＡＮＤ回路の特性により
ＡＮＤ回路３９−３においてパルスが出力される。
上記ＡＮＤ回路３９−３の出力パルスがＦＩＰＯ３２に
加えられ、ＰＯＰＯ３２においてＣＩ２と遅延を合わせ
るためにＣＨＩのデータは２クロック分遅らせて読み出
される。この結果、ＣＨＩ、ＣＨ２間の遅延はＦ Ｉ
ＦＯ３２，３７の出力では同じとなり、Ｃ１１ｌ、ＣＨ
２のデータは同時期に出力される。
加えられ、ＰＯＰＯ３２においてＣＩ２と遅延を合わせ
るためにＣＨＩのデータは２クロック分遅らせて読み出
される。この結果、ＣＨＩ、ＣＨ２間の遅延はＦ Ｉ
ＦＯ３２，３７の出力では同じとなり、Ｃ１１ｌ、ＣＨ
２のデータは同時期に出力される。
尚、上述の例はＣＩ２のデータがＣＨＩに対して２マル
チフレ一ム分（２クロック分）遅れている場合であるが
、１単位が１０マルチフレームで構成されている場合、
Ｃ１１ｌとＣＩ２間の遅延差が土１０／２−５マルチフ
レーム分（５クロック分）の範囲で位相差を検出するこ
とが可能である。一般に、１単位がｎマルチフレームで
構成されている場合、ＣＨＩとＣＩ２間の遅延差が±ｎ
／ ２マルチフレ一ム分（土ｎ ／ ２クロック分）
の範囲で位相差を検出することが可能である。
チフレ一ム分（２クロック分）遅れている場合であるが
、１単位が１０マルチフレームで構成されている場合、
Ｃ１１ｌとＣＩ２間の遅延差が土１０／２−５マルチフ
レーム分（５クロック分）の範囲で位相差を検出するこ
とが可能である。一般に、１単位がｎマルチフレームで
構成されている場合、ＣＨＩとＣＩ２間の遅延差が±ｎ
／ ２マルチフレ一ム分（土ｎ ／ ２クロック分）
の範囲で位相差を検出することが可能である。
第７図（Ｃ）の場合も同様にして説明される。
以上説明したように本発明によれば、チャネル間の遅延
を合わせることができる。
を合わせることができる。
第１図は本発明の原理図、
第２図は本発明の第１の実施例の装置の構成を示すブロ
ック図、 第３図は第１の実施例におけるＣ８間の遅延を説明する
図、 第４図は第１及び第２の実施例で使用されるＦＩＦＯの
動作を説明する図、 第５図は本発明の第２の実施例の装置の構成を示すブロ
ック図、 第６図は第２の実施例で使用される位相差検出回路の構
成を示すブロック図、 第７図は第２の実施例の動作を説明するタイムチャート
、 第８図は一例のエンベロープフォーマットを示す図、 第９図は従来例のデータ７０Ｍ装置の構成を示すブロッ
ク図である。 図において ３２０は第１のメモリ、 ３７０は第２のメモリ、 ３４０は位相差検出回路、 ３３０は第１の同期検出回路、 ３６０は第２の同期検出回路 、＊、発明の原理図 第１図 ７０す７ 男 ＣＨｌ、ＣＨ２開１； 遅販めない填沓 ＣＨ２ｆ’−３クロ１ツク分 の運駈ブあ３場合 【久） （ｂ） Ｗ１４ 図 尾 と 口
ック図、 第３図は第１の実施例におけるＣ８間の遅延を説明する
図、 第４図は第１及び第２の実施例で使用されるＦＩＦＯの
動作を説明する図、 第５図は本発明の第２の実施例の装置の構成を示すブロ
ック図、 第６図は第２の実施例で使用される位相差検出回路の構
成を示すブロック図、 第７図は第２の実施例の動作を説明するタイムチャート
、 第８図は一例のエンベロープフォーマットを示す図、 第９図は従来例のデータ７０Ｍ装置の構成を示すブロッ
ク図である。 図において ３２０は第１のメモリ、 ３７０は第２のメモリ、 ３４０は位相差検出回路、 ３３０は第１の同期検出回路、 ３６０は第２の同期検出回路 、＊、発明の原理図 第１図 ７０す７ 男 ＣＨｌ、ＣＨ２開１； 遅販めない填沓 ＣＨ２ｆ’−３クロ１ツク分 の運駈ブあ３場合 【久） （ｂ） Ｗ１４ 図 尾 と 口
Claims (1)
- 【特許請求の範囲】 ２チャネルからなるデータがエンベロープ化されて伝送
される通信装置において、 該通信装置の受信部に、それぞれのチャネルの受信デー
タからフレームビットを読み出し同期を確立する第１及
び第２の同期検出回路（３３０、３６０）と、 該第１及び第２の同期検出回路に接続され、該第１及び
第２の同期検出回路の出力のフレームビットの位相の比
較を行い、該２チャネル間の位相差を算出する位相差検
出回路（３４０）と、それぞれのチャネルの受信データ
を書き込み、該位相差検出回路の出力の位相差に応じて
互いに読み出し時間を調整し、該２チャネルの位相を合
わせて出力する第１及び第２のメモリ（３２０、３７０
）とを設けたことを特徴とする伝送遅延補正方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-260972 | 1988-10-17 | ||
| JP26097288 | 1988-10-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192240A true JPH02192240A (ja) | 1990-07-30 |
Family
ID=17355309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1089322A Pending JPH02192240A (ja) | 1988-10-17 | 1989-04-07 | 伝送遅延補正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192240A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669773A (ja) * | 1992-08-14 | 1994-03-11 | Nippon Steel Corp | 論理回路 |
| WO2001063829A1 (fr) * | 2000-02-25 | 2001-08-30 | Fujitsu Limited | Systeme de transmission de donnees |
| CN113466670A (zh) * | 2021-09-03 | 2021-10-01 | 绅克半导体科技(苏州)有限公司 | 延时测量电路、ac校准装置及ic测量装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779738A (en) * | 1980-11-05 | 1982-05-19 | Nec Corp | Delay equalizing circuit |
| JPS6330035A (ja) * | 1986-07-22 | 1988-02-08 | Nec Corp | デイジタルデ−タ伝送方法 |
-
1989
- 1989-04-07 JP JP1089322A patent/JPH02192240A/ja active Pending
Patent Citations (2)
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| CN113466670B (zh) * | 2021-09-03 | 2022-01-18 | 绅克半导体科技(苏州)有限公司 | 延时测量电路、ac校准装置及ic测量装置 |
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