JPH0244423B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ｍビツト毎に１ビツトの冗長符号を
付加する符号形式を用いて高速デジタル伝送を行
う方式に於いて、冗長ビツトの挿入処理を容易に
し、且つ受信部に於けるフレーム同期を容易にと
ることができるフレーム同期方式に関するもので
ある。

〔従来の技術〕

ｍビツト毎に１ビツトの冗長ビツトを付加する
符号としては、例えば、mBIP符号やmBIC符号
等が知られている。前者のmBIP符号は、ｍビツ
トの偶数パリテイによるパリテイビツトＰを付加
するものであり、比較的簡単な構成で伝送誤り発
生を検出することができる。しかし、同一付号連
続が生じる可能性が大きく、受信部に於けるクロ
ツク再生に問題が生じる場合がある。又後者の
mBIC符号は、ｍビツトの最後のビツトの符号を
反転した符号のビツトＣを付加するものであり、
同一符号がｍ＋１ビツト以上連続しないので、受
信部に於けてるクロツク再生が容易となる。しか
し、伝送誤り発生の検出手段が複雑となるもので
ある。

このような、符号形式により高速デジタル伝送
を行う場合、高速動作回路を少なくして、経済化
を図る為に、多重化部や多重分離部等のみを高速
動作回路により構成し、多重化前にフレーム同期
信号を挿入し、又多重分離後にフレーム同期信号
を検出してフレーム同期をとる方式が採用されて
いる。

第６図は、従来の伝送システムの概略ブロツク
図であり、４チヤネルCH１〜CH４の信号を多
重化して、数Gb／ｓ程度の高速デジタル伝送を
行う場合についてもである。各チヤネルCH１〜
CH４の信号は、符号変換部１に於いて多重化し
た時に、ｍビツト毎に１ビツトの冗長ビツトが付
加されるように速度変換されて、その冗長ビツト
が挿入され、又フレーム同期信号の挿入も行わ
れ、並列直列変換部（Ｐ／Ｓ）２に於いて直列信
号が変換され、多重化信号となつて伝送路に送出
される。

受信部では、直列並列変換部（Ｓ／Ｐ）３に於
いて並列信号に変換され、多重分離された信号は
フレーム同期回路５に加えられ、又１ビツトの遅
延回路４をフレーム同期回路５に加えられる。変
換される並列信号Ｄ１〜Ｄ４のうちの信号Ｄ２〜
Ｄ４を遅延回路４を介してフレーム同期回路５に
信号Ｄ２′〜Ｄ４′として加え、信号Ｄ１〜Ｄ４，
Ｄ２′〜Ｄ４′からフレーム同期信号を検出して、
フレーム同期をとるものである。

mBIC符号を用いた場合、符号変換部１に於い
ては、第７図に示すように、各チヤネルCH１〜
CH４の信号を同一位置にフレーム同期信号＊を
挿入し、又ｍビツト毎に付加する冗長ビツトＣの
挿入位置が速度変換によつて形成され、並列直列
変換後に於いてこの冗長ビツトＣの直前となるビ
ツトの付号を反転して冗長ビツトＣとして挿入す
るものである。又並列直列変換によりＳで示すよ
うにフレーム同期信号＊は連続し、ｍビツト毎に
冗長ビツトＣが付加された構成となる。

受信部に於いて、直列並列変換した場合、その
初期位相によつて、第８図のａ〜ｄに示す７通り
の何れかの並列信号Ｄ１〜Ｄ４となる。ａは、送
信部と同じ位相関係で並列信号に変換された場合
であり、フレーム同期信号＊は同一位置に現れる
から、この並列信号Ｄ１〜Ｄ４でフレーム同期を
とることができる。

又ｂは、ａに於ける信号Ｄ３がＤ４として分離
された状態を示し、信号Ｄ１に於けるフレーム同
期信号＊に対して、他の信号Ｄ２〜Ｄ４のフレー
ム同期信号＊を１ビツト遅延させると、時間的に
一致することになる。そこで、遅延回路４により
遅延された信号Ｄ２′〜Ｄ４′と信号Ｄ１とにより
フレーム同期回路５でフレーム同期信号＊を検出
することができることになる。

又ｃは、ａに於ける信号Ｄ２がＤ４として分離
された状態を示し、信号Ｄ１に於けるフレーム同
期信号＊に対して、信号Ｄ３，Ｄ４のフレーム同
期信号＊を１ビツト遅延させると、時間的に一致
することになる。そこで、遅延回路４により遅延
された信号４３′，Ｄ４′と、信号Ｄ１′，Ｄ２′と
によりフレーム同期回路５でフレーム同期信号＊
を検出することができることになる。同様にし
て、ｄに於いては、ａに於ける信号Ｄ１がＤ４と
して分離された状態を示し、遅延回路４により遅
延された信号Ｄ４′と、信号Ｄ１〜Ｄ３とにより
フレーム同期回路５でフレーム同期信号＊を検出
することができることになる。

従つて、フレーム同期回路５によりフレーム同
期をとつて、チヤネルCH１〜CH４の信号とす
ることができる。

〔発明が解決しようとする問題点〕

ｍビツト毎に付加する冗長ビツトＣの挿入位置
が、第７図に示すように、並列信号毎に異なるも
のであり、その為、チヤネル毎に速度変換を行つ
て、冗長ビツトＣの挿入位置を確保する必要があ
るので、符号変換部１の回路規模が大きくなる問
題点があつた。本発明はこのような問題点を解決
することを目的とするものである。

〔問題点を解決するための手段〕

本発明のフレーム同期方式は、ｍビツト毎に１
ビツトの冗長ビツトを付加する符号形式でデータ
伝送を行う方式に於いて、送信部に、多重化前の
複数の並列信号のそれぞれ同一位置にフレーム同
期信号を挿入し、又ｍ＋１ビツト毎の同一位置に
冗長ビツトの挿入位置を形成する速度変換手段
と、この速度変換手段の出力の並列信号を所定量
遅延させると共に符号変換する符号変換手段と、
この符号変換手段の出力の並列信号を直列信号に
変換して多重化する並列直列変換手段とを設け
て、直列信号を送出し、受信部に、直列信号を並
列信号に変換する直列並列変換手段と、変換され
た並列信号に対して送信部で与えた遅延の補正を
行う第１の遅延手段と、この第１の遅延手段の出
力の並列信号を所定タイムスロツトだけ遅延させ
る第２の遅延手段と、これらの第１，第２の遅延
手段の出力信号を加えてフレーム同期信号を検出
する検出手段とを設けて、多重分離された並列信
号からフレーム同期信号を検出してフレーム同期
をとるものである。

〔作用〕

送信部の速度変換手段により、冗長ビツトの挿
入位置を各並列信号の同一位置としたことによ
り、冗長ビツト挿入位置を形成する構成が簡単化
される。又符号変換手段により並列信号がそれぞ
れ所定量遅延されて、冗長ビツトの位置が多重化
した時にｍ＋１ビツト毎となるようにし、受信部
に於いて、変換された並列信号に於けるフレーム
同期信号位置が分散されているので、第１の遅延
手段により送信部で与えた遅延量を補正するよう
に並列信号を遅延させて、フレーム同期信号位置
がほぼ揃うようにし、又第２の遅延手段により所
定タイムスロツト遅延させて、フレーム同期信号
を検出するものである。

〔実施例〕

以下図面を参照して、本発明の実施例について
詳細に説明する。

第１図は、本発明の実施例の送信部と受信部と
のブロツク図であり、４チヤネルの信号を多重化
して高速伝送する場合についてのものである。同
図に於いて、１１は各チヤネルCH１〜CE４の信
号の速度変換を行つて冗長ビツトの挿入位置を形
成する為の速度変換部、１２は速度変換された信
号に対して所定の遅延を与える遅延部、１３はｍ
ビツト毎に冗長ビツトを挿入した符号形式に変換
する符号変換部、１４は並列直列変換により多重
化して送出する並列直列変換部（Ｐ／Ｓ）、１５
は受信した直列信号を並列信号に変換する直列並
列変換部（Ｓ／Ｐ）、１６は送信部の遅延部１２
で与えた遅延を補正する為の第１の遅延部、１７
は所定タイムスロツトの遅延を与える第２の遅延
部、１８はフレーム同期回路である。

第２図は動作説明図であり、ａ〜ｂは速度変換
部１１の各チヤネルCH１〜CH４の出力信号を
示し、ｍビツトの次に冗長ビツトＣの挿入位置及
びフレーム同期信号＊の位置が同一となるように
形成されるものである。なお、フレーム同期信号
＊の直前に冗長ビツトＣの挿入位置が形成されて
いる場合を示しているが、フレーム同期信号＊の
挿入位置は他の位置となる場合もある。

この速度変換部１１の出力信号は、遅延部１２
に於いて、ｍ＝10としたmBICの符号の場合、１
タイムスロツトをＴとすると、チヤネルCH４の
信号は0T、チヤネルCH３の信号は3T、チヤネ
ルCH２の信号は6T、チヤネルCH１の信号は9T
のそれぞれを遅延を与えるものである。それによ
つて、第２図のａ〜ｄの信号は、ｅ〜ｈに示すも
のとなり、直列信号に変換した時に、ｍ＋１ビツ
ト毎に冗長ビツトＣの挿入位置が現れることにな
る。

遅延部１２の出力信号は符号変換部１３に加え
られ、直列信号に変換した時に直前となるビツト
の符号を反転した冗長ビツトＣを、速度変換によ
つて形成された挿入位置に挿入する。この符号変
換部１３の出力信号は並列直列変換部１４に加え
られ、チヤネルCH１〜CH４の信号の多重化が
行われる。第２図のｉは変換された直列信号を示
し、矢印は、並列信号が直列信号に変換された時
の位置関係の一例を示すものである。

前述のように、冗長ビツトＣ挿入位置形成の為
の速度変換は、各チヤネルCH１〜CH４共通の
タイミングで行うことが可能となり、速度変換部
１１の構成を簡単化することができる。なお、速
度変換部１１は、例えば、メモリと書込タイミン
グ及び読出タイミング制御回路とにより構成する
ことができ、ｍビツトを連続的に読出した後、１
ビツト分の空読出しを行うことにより、冗長ビツ
ト挿入位置を形成することが可能であり、制御回
路を各チヤネルに対して共通化することができる
ことになる。又遅延部１２は、チヤネル数とmB
１Ｃ符号或いはmB１Ｐ符号等に於けるｍとの関
係に対応してチヤネル対応でそれぞれ遅延量を異
ならせるもので、例えば、ｍ＝６とすると、チヤ
ネルCH４の信号は0T，チヤネルCH３の信号は
2T，チヤネルCH２信号は4T，チヤネルCH１の
信号は6Tの遅延を与えれば良いことになる。こ
のような遅延部１２は遅延線やシフトレジスタ等
の各種の遅延手段を用いて実現することができ
る。

又符号変換部１３は、mB１Ｃ符号やmB１Ｐ
符号等の符号形式に対応した公知の構成を用いる
ものであり、又並列直列変換部１４は、複数の並
列信号を直列信号に変換する比較的単純な構成か
らなるものである。

受信部に於いては、直列並列変換部１５に於い
て、受信した直列信号を並列信号に変換して遅延
部１６に加えるものである。この遅延部１６は、
送信部の遅延部１２で与えた遅延量を補正する為
のものであり、前述のように送信部で、ｍ＝10と
してmB１Ｃ符号として場合は、直列並列変換部
１５に於いて変換された信号Ｄ１に対して信号Ｄ
２〜Ｄ４をそれぞれ3T，6T，9T遅延させるもの
である。このような遅延部１６は、遅延線やシフ
トレジスタ等により容易に構成することができ
る。

直列並列変換部１５で変換された並列信号Ｄ１
〜Ｄ４は、初期位相に応じて、第３図のａ〜ｄに
示す４通りとなる。従つて、遅延部１６により遅
延された信号Ｌ１〜Ｌ４は、同図の右側に示すも
のとなる。即ち、ａの場合は、遅延部１６により
遅延補正された信号Ｌ１〜Ｌ４には、フレーム同
期信号＊が同一位置に現れるので、フレーム同期
回路１８に於いてフレーム同期をとり、信号Ｌ１
〜Ｌ４をチヤネルCH１〜CH４に対応した並列
信号として出力することになる。

又ｂの場合は、信号Ｌ４に於けるフレーム同期
信号＊が、信号Ｌ１〜Ｌ３に於けるフレーム同期
信号＊よりｍ＋１ビツト遅れており、又ｃの場合
は、信号Ｌ３，Ｌ４に於けるフレーム同期信号＊
が、信号Ｌ１，Ｌ２に於けるフレーム同期信号＊
よりｍ＋１ビツト遅れており、又ｄの場合は、信
号Ｌ２〜Ｌ４に於けるフレーム同期信号＊が、信
号Ｌ１に於けるフレーム同期信号＊よりｍ＋１ビ
ツト遅れている。

そこで、信号Ｌ１〜Ｌ３を第２の遅延部１７に
よりそれぞれ同一のｍ＋１ビツト遅延させ、その
遅延された信号LL１′，Ｌ２′，Ｌ３′をフレーム
同期回路１８に加えるものである。従つて、フレ
ーム同期回路１８には、第３図にａ〜ｄに対応し
て第４図のａ〜ｄに示す状態を信号Ｌ１〜Ｌ４，
Ｌ１′〜Ｌ３′が加えられる。例えば、第３図のａ
に示す並列信号Ｄ１〜Ｄ４を、第１の遅延部１６
で遅延させた信号Ｌ１〜Ｌ４に於いて、それらに
含まれるフレーム同期信号＊は、第４図のａに示
すように同一の時間位置となるから、フレーム同
期回路１８に於いて信号Ｌ１〜Ｌ４からフレーム
同期信号＊を検出してフレーム同期をとることが
できる。

又第３図のｂに示す並列信号Ｄ１〜Ｄ４を第１
の遅延部１６で遅延させた信号Ｌ１〜Ｌ４と、こ
の信号Ｌ１〜Ｌ３を更に第２の遅延部１７で遅延
させた信号Ｌ１′〜Ｌ３′とは、第４図ｂに示すも
のとなり、信号Ｌ４，Ｌ１′〜Ｌ３′に於けるフレ
ーム同期信号＊が同一の時間位置となるから、信
号Ｌ４，Ｌ１′〜Ｌ３′よりフレーム同期信号＊を
検出することができる。この場合は、信号Ｌ１が
チヤネルCH２に、信号Ｌ２がチヤネルCH３に、
信号Ｌ３がチヤネルCH４に、信号Ｌ４がチヤネ
ルCH１にそれぞれ対応した信号となるので、フ
レーム同期回路１８に於いて切換出力されること
になる。

又第３図のｃに示す場合は、第４図のｃに示す
ように、信号Ｌ３，Ｌ４，Ｌ１′，Ｌ２′に於ける
フレーム同期信号＊が同一の時間位置となり、チ
ヤネルCH１〜CH４には、それぞれ信号Ｌ３，
Ｌ４，Ｌ１′，Ｌ２′が対応することになり、フレ
ーム同期回路１８に於いて切換出力されることに
なる。又第３図のｄに示す場合は、第４図のｄに
示すように、信号Ｌ２，Ｌ３，Ｌ４，Ｌ１′に於
けるフレーム同期信号＊が同一の時間位置とな
り、チヤネルCH１〜CH４には、それぞれ信号
Ｌ２，Ｌ３，Ｌ４，Ｌ１′が対応することになり、
フレーム同期回路１８に於いて切換出力されるこ
とになる。

第５図は、フレーム同期回路１８の要部ブロツ
ク図であり、２０ａ〜２０ｄはフレーム同期信号
＊を検出する検出回路、２１は制御部、２２は選
択回路である。第１の遅延部１６の出力信号Ｌ１
〜Ｌ４と、更に第２の遅延部１７で遅延された信
号Ｌ１′〜Ｌ３′とは、選択回路２２に加えられ、
又所定の信号が検出回路２０ａ〜２０ｄに加えら
れる。

信号Ｌ１〜Ｌ４が加えられる検出回路２０ａ
は、第４図のａの状態に於けるフレーム同期信号
＊を検出し、信号Ｌ４，Ｌ１′〜Ｌ３′が加えられ
る検出回路２０ｂは、第４図のｂの状態に於ける
フレーム同期信号＊を検出し、信号Ｌ３，Ｌ４，
Ｌ１′，Ｌ２′が加えられる検出回路２０ｃは、第
４図のｃの状態に於けるフレーム同期信号＊を検
出し、信号Ｌ２〜Ｌ４，Ｌ１′が加えられる検出
回路２０ｄは、第４図のｄの状態に於けるフレー
ム同期信号＊を検出するものであり、その検出信
号は制御部２１に加えられる。例えば、検出回路
２０ｄからフレーム同期信号＊の検出信号が出力
された場合は、選択回路２２内に第４図のｂと同
じ状態を図示したように、フレーム同期信号＊が
信号Ｌ４，Ｌ１′，Ｌ２′，Ｌ３′に於いて同一の
時間位置となるから、制御部２１は、検出回路２
０ｂからの検出信号により、選択回路２２を制御
して、信号１４ををチヤネルCH１、信号Ｌ１を
チヤネルCH２、信号Ｌ２′をチヤネルCH３、信
号Ｌ３′をチヤネルCH４にそれぞれ切換出力さ
せることになる。従つて、並列信号に変換する時
の初期位相を関係なく、正しいチヤネルに受信信
号を分配することができることになる。

前述の検出回路２０ａ〜２０ｄは、フレーム同
期信号＊の構成に対応した論理構成とすることが
できるものであり、それぞれ同一構成となる。又
制御部２１はフレーム同期の前方保護及び後方保
護等を行う手段を含む構成とすることも可能であ
る。

又前述の実施例に於いては、４並列信号を直列
信号に変換して送出し、受信部では直列信号を４
並列信号に変換する場合について示しているが、
並列信号数は更に多くすることも可能である。

〔発明の効果〕

以上説明したように、本発明は、ｍビツト毎に
１ビツトの冗長ビツトを挿入する符号形式で高速
デジタル伝送するシステムに於いて、多重化前の
複数の並列信号のそれぞれ同一位置に前記冗長ビ
ツトの挿入位置を速度変換部１１等の速度変換手
段により形成することにより、速度変換手段に於
ける構成及び制御回が簡単となる利点がある。

又このような速度変換により形成された冗長ビ
ツト挿入位置がｍ＋ｙビツト毎となるように、所
定の遅延が遅延部１２等の遅延手段により与えて
符号変換し、それぞれの信号を直列に変換して送
出し、受信部では、直列信号を並列信号に変換し
て、第１の遅延部１６等の遅延手段により送信部
に於いて与えた遅延を補正するように遅延し、又
第２の遅延部１７等の遅延手段により所定のタイ
ムスロツト、例えばｍ＋１のタイムスロツトを遅
延させて、第１と第２との遅延手段の出力信号か
らフレーム同期信号を検出して、フレーム同期を
とるものであり、送信部に於ける速度変換手段の
構成を簡単化することができるにも拘わらず、受
信部に於いても容易にフレーム同期をとることが
できるものである。

【図面の簡単な説明】

第１図は本発明の実施例のブロツク図、第２
図，第３図及び第４図は動作説明図、第５図はフ
レーム同期回路の要部ブロツク図、第６図は従来
例のブロツク図、第７図及び第８図は従来例の動
作説明図である。 １１は速度変換部、１２は遅延部、１３は符号
変換部、１４は並列直列変換部（Ｐ／Ｓ）、１５
は直列並列変換部（Ｓ／Ｐ）、１６は第１の遅延
部、１７は第２の遅延部、１８はフレーム同期回
路、２０ａ〜２０ｂは検出回路、２１は制御部、
２２は選択回路である。

Claims (1)

【特許請求の範囲】
1. １ ｍビツト毎に１ビツトの冗長ビツトを付加す
   る符号形式によりデータ伝送を行う方式に於い
   て、送信部に、多重化前の複数の並列信号のそれ
   ぞれ同一位置にフレーム同期信号を挿入し、且つ
   前記冗長ビツト挿入位置をｍ＋１ビツト毎の同一
   位置に形成する速度変換手段と、該速度変換手段
   の出力の並列信号をそれぞれ所定量遅延させ且つ
   前記符号形式に従つて符号変換する符号変換手段
   と、該符号変換手段の出力の並列信号を直列信号
   に変換して多重化する並列直列変換手段とを設
   け、該並列直列変換手段により変換された直列信
   号を送出し、該直列信号を受信する受信部に、該
   直列信号を並列信号に変換する直列並列変換手段
   と、該直列並列変換手段により変換された並列信
   号を、前記送信部に於いて与えた遅延を補正する
   ように遅延させる第１の遅延手段と、該第１の遅
   延手段の出力の並列信号を所定タイムスロツトだ
   け遅延させる第２の遅延手段と、前記第１及び第
   ２の遅延手段のそれぞれの出力信号に於けるフレ
   ーム同期信号を検出する検出手段とを設け、該検
   出手段により多重分離された並列信号のフレーム
   同期をとることを特徴とするフレーム同期方式。