JPS615640A

JPS615640A - フレ−ム同期方式

Info

Publication number: JPS615640A
Application number: JP59125387A
Authority: JP
Inventors: Koji Nishizaki; 西崎　浩二; Masayuki Goto; 後藤　昌之
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-06-20
Filing date: 1984-06-20
Publication date: 1986-01-11
Also published as: JPH0244423B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ｍビット毎に１ビットの冗長符号を付加する
符号形式を用いて高速ディジタル伝送を行う方式に於い
て、冗長ビットの挿入処理を容易にし、且つ受信部に於
けるフレーム同期を容易にとることができるフレーム同
期方式に関するものである。

〔従来の技術〕

ｍビット毎に１ビットの冗長ビットを付加する符号とし
ては、例えば、ｍＢＩＰ符号やｍＢ１ｃ符号等が知られ
ている。前者のｍＢＩＰ符号は、ｍビットの偶数パリテ
ィによるパリティビットＰを付加するものであり、比較
的簡単な構成で伝送誤り発生を検出することができる。

しかし、同一符号連続が生じる可能性が大きく、受信部
に於けるクロ）り再生に問題が生じる場合がある。又後
者のｍＢ、１ｃ符号は、ｍビットの゛最後のビットの符
号を反転した符号のビットＣを付加するものであり、同
一符号がｍ＋ｌビット以上連続しないので、受信部に於
けるクロック再生が容易となる。

しかし、伝送誤り発生の検印手段が複雑となるものであ
る。

このような、符号形式により高速ディジタル伝送を行う
場合、高速動作回路を少なくして、経済化を図る為に、
多重化部や多重分離部等のみを高速動作回路により構成
し、多重化前にフレーム同期信号を挿入し、又多重分離
後にフレーム同期信号を検出してフレーム同期をとる方
式が採用されている。

第６図は、従来の伝送システムの概略ブロック図であり
、４チャネルＣＨＩ−ＣＨ４の信号を多重化して、数Ｇ
　ｂ　／　ｓ程度の高速ディジタル伝送を行う場合につ
いてのものである。各チャネルＣＨ１〜ＣＨ４の信号は
、符号変換部ｌに於いて多重化した時に、ｍビット毎に
１ビットの冗長ビットが付加されるように速度変換され
て、その冗長ビットが挿入され、又フレーム同期信号の
挿入も行われ、並列直列変換部（Ｐ／Ｓ）２に於いて直
列信号に変換され、多重化信号となって伝送路に送出さ
れる。

受信部では、直列並列変換部（Ｓ／Ｐ）３に於いて並列
信号に変換され、多重分離された信号はフレーム同期回
路５−に加えられ、又１ビットの遅延回路４を介してフ
レーム同期回路５に加えられる。変換された並列信号Ｄ
１〜Ｄ４のうちの信号Ｄ２〜Ｄ４を遅延回路４を介して
フレーム同期回路５に信号Ｄ２’　〜Ｄ４’　として加
え、信号’Ｄ　Ｉ〜Ｄ４．Ｄ２’　〜Ｄ４’からフレー
ム同期信号を検出して、フレームｉ期をとるものである
。

ｍＢｌｃ符号を用いた場合、符号変換部１に於いては、
第７図に示すように、各チャネルＣＨＩ〜ＣＨ４の信号
の同一位置にフレーム同期信号＊を挿入し、又ｍビット
毎に付加する冗長ビットＣの挿入位置が速度変換によっ
て形成され、並列直　　　　　　　　１列変換後に於い
てこの冗長ビ、ットＣの直前となるビットの符号を反転
して冗奉、ビットＣとして押入するものである。又並列
直列変換によりＳで示すようにフレーム同期信号＊は連
続し、ｍビ、ット毎に冗長ビ、ソトＣが付加さ、れ１ｓ
ｌｅｔ成とな、ろ。

受信部に於いて、直列並列度、換した場合、その初期位
相によって、第８図の輿、〜（ｄｌに示す４通りの何れ
かの並列信号Ｄｉ〜Ｐ４となる。（ａｌは、送信部と同
じ位相関係で並列信号に変換された場、台であり、フレ
ーム同期信号、＊は同一位置に現れるｌＪ、Ａら、この
並列信号Ｄ１〜Ｄ４でフレーム同期をとることができる
。

又山）は、（ａ）に於ける信号Ｄ３がＤ４として分離さ
れた状態を示し、信号Ｄ１に於けるフレーム同期信号＊
に対して、他の信号Ｄ２〜Ｄ４のフレーム同期信号＊を
ｌビット遅延させると、時間的に一致することになる。

そこで、遅延回路４により遅延された信号Ｄ２°〜Ｄ４
’　と信号ＤＩとによりフレーム゛同期回路５でフレー
ム同期信号＊を検出することができることになる。

又１０１は、（１ｍ）に於ける信号Ｄ２がＤ４とし分離
された状態を示し、信号Ｄ１に於けるフレーム同期信号
＊に対して、信号Ｄ３．Ｄ４のフレーム同期信号＊を１
ビット遅延させると、時間的に一致することになる。そ
こで、遅延回路４により遅延された一号Ｄ３’　、　Ｄ
４°と、信号Ｄｉ、Ｄ２とによりフレーム同期回路５５
．でフレーム同期信号＊を検出することができること、
になる。同様にして、（ｄｌに於いては、（ａ）に於け
る信号Ｄ１がＤ４として分離された状態、を５示し１、
遅延回路４により遅延された。信号Ｄ４’　　と、信−
号Ｄｉ−Ｄ３とによ、リフレ＝ム同期回路５でフレーム
同期信号＊を検出することができることになる。。

従って、フレーム同期回路５によりフレーム同期音とっ
て、チャネルＣＨＩ〜ＣＨ４の信号とすることができる
。

〔発明が解決しようとする問題点３ｍビット毎に付加する冗長ピッ）Ｃの挿入位置が、第７
図に示すように、並列信号毎に異なるものであり、その
為に、チャネル毎に速度変換を行って、冗長ビットＣの
挿入位置を確保する必要があるので、符号変換部Ｉの回
路規模が大きくなる問題点があった。本発明はこのよう
な問題点を解決することを目的とするものである。

〔問題点を解決するための手段〕

本発明のフレーム同期方式は、ｍビット毎に１ビットの
冗長ビットを付加する符号形式でデータ伝送を行う方式
に於いて、送信部に、多重化前の複数の並列信号のそれ
ぞれ同一位置にフレーム同期信号を挿入し、又ｌ＋ｌビ
ット毎の同一位置に冗長ビットの挿入位置を形成する速
度変換手段と、この速度変換手段の出力の並列信号を所
定量遅延させると共に符号変換する符号変換手段と、こ
の符号変換手段の出ノｊの並列信号を直列信号に変換し
て多重化する並列直列変換手段とを設けて、直列信号を
送出し、受信部に、直列信号を並列信号に変換する直列
並列変換手段と、変換された並列信号に対して送信部で
与えた遅延の補正を行う第１の遅延手段と、この第１の
遅延手段の出力の並列信号を所定タイムスロットだけ遅
延させる第２の遅延手段と、これらの第１．第２の遅延
手段の出力信号を加えてフレーム同期信号を検出する検
出手段とを設けて、多重分離された並列信号からフレー
ム同期信号を検出してフレーム同期をとるものである。

〔作用〕

送信部の速度変換手段により、冗長ビットの挿入位置を
各並列信号の同一位置としたことにより、冗長ビット挿
入位置を形成する構成が簡単化される。又符号変換手段
により並列信号゛がそれぞれ所定量遅延されて、冗長ビ
ットの位置が多重化した時にｍ＋１ビット毎となるよう
にし、受信部に於いて、変換された並列信号に於けるフ
レーム同期信号位置が分散されているので、第１の遅延
手段により送信部で与えた遅延量を補正するように並列
信号を遅延させて、フレーム同期信号位置がほぼ揃うよ
うにし、文筆２の遅延手段により所定タイムスロット遅
延させて、フレーム同期信号を検出するものである。

〔実施例〕

以下図面を参照して、本発明の実施例について詳細に説
明する。

第１図は、本発明の実施例の送信部と受信部とのブロッ
ク図であり、４チヤネルの信号を多重化して高速伝送す
る場合についてのものである。同図に於いて、１１は各
チャネルＣＨＩ〜ＣＨ４の信号の速度変換を行って冗長
ビットＣの挿入位置を形成する為の速度変換部、１２は
速度変換された信号に対して所定の遅延を与える遅延部
、１３はｍビア）毎に冗長ビットを挿入した符号形式に
変換する符号変換部、１４は並列直列変換により多重化
して送出する並列直列変換部（Ｐ／Ｓ）、１５ば受信し
た直列信号を並列信号に変換する直列並列変換部（Ｓ／
Ｐ）　、１６は送信部の遅延部１２で与えた遅延を補正
する為の第１の遅延部、１７は所定タイムスロットの遅
延を与える第２の遅延部、１８はフレーム同期回路であ
る。

第２図は動作説明図であり、＋８ｉ〜ｆｄ）は速度間換
部１１の各チャネルＣＨ１〜ＣＨ４の出力信号を示し、
ｍビットの次に冗長ビットＣの挿入位置及びフレーム同
期信号＊の位置が同一となるように形成されるものであ
る。なお、フレーム同期信号＊の直前に冗長ビットＣの
挿入位置が形成されている場合を示しているが、フレー
ム同期信号＊の挿入位置は他の位置となる場合もある。

この速度変換部１１の出力信号は、遅延部１２に於いて
、ｍ−１０としたｍＢＩｃ符号の場合、１タイムスロツ
トをＴとすると、チャネルＣＨ４の信号はＯＴ、チャネ
ルＣＨ３の信号は３Ｔ、チャネルＣＨ２の信号は６Ｔ、
チャネルＣＨＩの信号は９Ｔのそれぞれ遅延を与えるも
のである。それによって、第２図の＋８ｉ〜ｆｄ）の信
号は、（ｅｌ〜ｆｈｌに示すものとなり、直列信号に変
換した時に、ｍ＋１ビット毎に冗長ビットＣの挿入位置
が現れることになる。

遅延部１２の出力信号は符号変換部１３に加えられ、直
列信号に変換した時に直前となるビットの符号を反転し
た冗長ビン）Ｃを、速度変換によって形成された挿入位
置に挿入する。この符号変換部１３の出力信号は並列直
列変換部１４に加えられ、チャネルＣＨＩ−ＣＨ４の信
号の多重化が行われる。第２図の（１）は変換された直
列信号を示し、矢印は、並列信号が直列信号に変換され
た時の位置関係の一例を示すものである。

前述のように、冗長ビットＣ挿入位置形成の為の速度変
換は、各チャネルＣＨＩ〜ＣＨ４共通のタイミングで行
うことが可能となり、速度変換部１１の構成を簡単化す
ることができる。なお、速度変換部１１は、例えば、メ
モリと書込タイミング及び続出タイミング制御回路とに
より構成することができ、ｍビットを連続的に読出した
後、１ビット分の空読出しを行うことにより、冗長ビッ
ト挿入位置を形成することが可能であり、制御回路を各
チャネル社対して共通化することができることになる。

又遅延部１２は、チャネル数とｍＢＩＣ符号或いはｍＢ
ＩＰ符号等に於けるｍとの関係に対応してチャネル対応
でそれぞれ遅延量を異ならせるもので、例えば、ｍ＝５
とすると、チャネルＣＨ４の信号はＯＴ、チャネルＣＨ
３の信号は２Ｔ、チャネルＣＨ２の信号は４Ｔ、チャネ
ルＣＨＩの信号は６Ｔの遅延を与えれば良いことになる
。このような遅延部１２は遅延線やシフトレジスタ等の
各種の遅延手段を用いて実現することができる。

又符号変換部１３は、ｍＢ１ｃＢ１中ｍＢＩＰ符号等の
符号形式に対応した公知の構成を用いるものであり、又
並列直列変換部１４は、複数の並列信号を直列信号に変
換する比較的単純な構成からなるものである。

受信部に於いては、直列並列変換部１５に於いて、受信
した直列信号を並列信号に変換して遅延部１６に加える
ものである。この遅延部１６は、送信部の遅延部１２で
与えた遅延量を補正する為のものであり、前述のように
送信部で、ｍ＝１０としたｍＢ１Ｇ符号とした場合は、
直列並列変換部１５に於いて変換された信号ＤＩに対し
て信号Ｄ２〜Ｄ４をそれぞれ３Ｔ、６７、　９Ｔ遅延さ
せるものである。このような遅延部１６は、遅延線やシ
フトレジスタ等により容易に構成することができる。　
　　　　　　　　　　　　　　　　　　　　　　　　　
　♂直列並列変換部１５で変換された並列信号Ｄｉ〜Ｄ
４は、初期位相に応じて、第３図の（ａ）〜（ｄｌに示
す４ｉ１りとなる。従って、遅延部１６により遅延され
た信号し１〜Ｌ４は、同図の右側に示すものとなる。即
ち、ｉａｌの場合は、遅延部１６により遅延補正された
信号し１〜Ｌ４には、フレーム同期信号＊が同一時間位
置に現れるので、フレーム同期回路１８に於いてフレー
ム同期をとり、信号Ｌｌ−Ｌ４をチャネルＣ）１１んＣ
Ｈ４に対応した並列信号として出力することになる。

又（ｂｌの場合は、信号Ｌ４に於けるフレーム同期信号
＊が、信号Ｌ１〜Ｌ３に於けるフレーム同期信号＊より
ｍ＋１ビット遅れており、又（Ｃ１の場合は、信号Ｌ３
．Ｌ４に於けるフレーム同期信号＊が、信号Ｌｌ、Ｌ２
に於けるフレーム同期信号＊よりｍ＋ｌビット遅れてお
り、又１ｄｌの場合は、信号し２〜Ｌ４に於けるフレー
ム同期信号＊が、信号Ｌ１に於けるフレーム同期信号＊
よりｍ＋ｌビット遅れている。

そこで、信号Ｌ１〜Ｌ３を第２の遅延部１７によりそれ
ぞれ同一のｍ＋１ビット遅延させ、その遅延された信号
Ｌｌ’　、Ｌ２°、Ｌ３′をフレーム同期回路１８に加
えるものである。従って、フレーム同期回路１８には、
第３図の（ａｌ〜（ｄｉに対応して第４図のｔａｌ〜（
ｄ）に示す状態の信号Ｌ１〜Ｌ４、Ｌｌ°〜Ｌ３”が加
えられる。例えば、第３図のｔａｌに示す並列信号Ｄ１
〜Ｄ４を、第１の遅延部１６で遅延させた信号Ｌｌ−Ｌ
４に於いて、それらに含まれるフレーム同期信号＊は、
第４図のｉａ）に示すよ゛うに同一の時間位置となるか
ら、フレーム同期回路１８に於いて信号Ｌｌ−Ｌ４から
フレーム同期信号＊を検出してフレーム同期をとること
ができる。

又第３図の（ｂｌに示す並列信号Ｄ１〜Ｄ４を第１の遅
延部１６で遅延させた信号し１〜Ｌ４と、この信号Ｌ１
〜Ｌ３を更に第２の遅延部１７で遅延させた信号Ｌｌ”
〜Ｌ３″とは、第４図の（ｂ）に示すものとなり、信号
Ｌ４．　　ＬＬ’　〜Ｌ３°に於けるフレーム同期信号
＊が同一の時間位置となるから、信号Ｌ４．Ｌｌ’　〜
Ｌ３°よりフレーム同期信号＊を検出することができる
。この場合は、信号Ｌ１がチャネルＣＨ２に、信号Ｌ２
がチャネルＣＨ３に、信号Ｌ３がチャネルＣＨ４に、信
号Ｌ４がチャネルＣＨＩにそれぞれ対応した信号となる
ので、フレーム同期回路１８に於いて切換出力されるこ
とになる。

又第３図の（Ｃ１に示す場合は、第４図のｆｃｌに示す
ように、信号Ｌ３．Ｌ４．Ｌｌ’　、Ｌ２’　に於ける
フレーム同期信号＊が同一の時間位置となり、チャネル
ＣＨＩ〜ＣＨ４には、それぞれ信号Ｌ３、Ｌ４．Ｌｌ″
、Ｌ２′が対応することになり、フレーム同期回路１８
に於いて切換出力されることになる。又第３図の（ｄ＋
に示す場合は、第４図のｆｄ）に示すように、信号Ｌ２
．Ｌ３．Ｌ４．！−１“に於けるフレーム同期信号＊が
同一の時間位置となり、チャネルＣＨＩ〜ＣＨ４には、
それぞれ信号Ｌ２．Ｌ３．Ｌ４．Ｌｌ’　が対応するこ
とになり、フレーム同期回路１日に於いて切換出力され
ることになる。

第５図は、フレーム同期回路１８の要部ブロック図であ
り、２０ａ〜２０ｄはフレーム同期信号＊を検出する検
出回路、２１は制御部、２２は選択回路である。第１の
遅延部１６の出力信号Ｌ１〜Ｌ４と、更に第２の遅延部
１７で遅延された信号Ｌ１°〜■７３′　とは、選択回
路２２に加えられ、又所定の信号が検出回路２０２〜２
０ｄに加えられる。

信号し１〜Ｌ４が加えられる検出回路２０ａは、第４図
のｆａ）の状態に於けるフレーム同期信号＊を検出し、
信号Ｌ４．Ｌｌ°〜Ｉ５３′が加えられる検出回路２０
ｂは、第４図のｆｂ）の状態に於けるフレーム同期信号
＊を検出し、信号Ｌ３．Ｌ４゜ＬＬ’、Ｌ２°が加えら
れる検出回路２０ｃは、第４図の（Ｃ１の状態に於ける
フレーム同期信号＊を検出し、信号Ｌ２〜Ｌ４．Ｌｌ°
が加えられる検出回路２０ｄは、第４図のｆｄｌの状態
に於けるフレーム同期信号＊を検出するものであり、そ
の検出信号は制御部２１に加えられる。例えば、検出回
路２０ｂからフレーム同期信号＊の検出信号が出力され
た場合は、選択回路２２内に第４図の（ｂｌと同じ状態
を図示したように、フレーム同期信号＊が信号Ｌ４．Ｌ
ｌ’　、Ｌ２°、Ｌ３″に於いて同一の時間位置となる
から、制御部２１は、検出回路２０ｂからの検出信号に
より、選択回路２２を制御して、信号Ｌ４をチャネルｃ
Ｈ１、信号Ｌｌ°をチャネルＣＨ２、信号Ｌ２”をチャ
ネルＣＨ３、信号Ｌ３°をチャネルＣＨ４にそれぞれ切
換出力させることになる。従って、並列信号に変換する
時の初期位相に関係なく、正しいチャネルに受信信号を
分配することができることになる。

前述の検出回路２０ａ〜２０ｄは、フレーム同期信号＊
の構成に対応した論理構成とすることができるものであ
り、それぞれ同一構成となる。又制御部２１はフレーム
同期の前方保護及び後方保護等を行う手段を含む構成と
することも可能である。

又前述の実施例に於いては、４並列信号を直列信号に変
換して送出し、受信部では直列信号を４並列信号に゛変
換する場合について示しているが、並列信号数は更に多
くすることも可能である。

〔発明の効果〕

以上説明したように、本発明は、ｍビット毎に１ビット
の冗長ビットを挿入する符号形式で高速ディジタル伝送
するシステムに於いて、多重化前の複数の並列信号のそ
れぞれ同一位置に前記冗長ビットの挿入位置を速度変換
部１１等の速度変換手段により形成することにより、速
度変換手段に於ける構成及び制御が簡単となる利点があ
る。

又このような速度変換により形成された冗長ビット挿入
位置がｍ＋ｌビット毎となるように、所定の遅延を遅延
部１２等の遅延手段により与えて符号変換し、それぞれ
の信号を直列に変換して送出し、受信部では、直列信号
を並列信号に変換して、第１の遅延部１６等の遅延手段
により、送信部に於いて与えた遅延を補正するように遅
延し、文筆２の遅延部１７等の遅延手段により所定のタ
イムスロット、例えばｍ＋ｌのタイムスロットを遅延さ
せて、第１と第２との遅延単段の出力信号からフレーム
同期信号を検出して、フレーム同期をとるものであり、
送信部に於ける速度変換手段の構成を簡単化することが
できるにも拘わらず、受信部に於いても容易にフレーム
同期をとることができるものである。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図、第３図
及び第４図は動作説明図、第５図はフレーム同期回路の
要部ブロック図、第６図は従来例のブロック図、第７図
及び第８図は従来例の動作説明図である。１１は速度変換部、１２は遅延部、１３は符号変換部、
１４は並列直列変換部（Ｐ／Ｓ）　、’　ｌ　５は直列
並列変換部（Ｓ／Ｐ）、１６は第１の遅延部、１７は第
２の遅延部、１８はフレーム同期回路、２０ａ〜２０ｂ
は検出回路、２１は制御部、２２は選択回路である。

Claims

【特許請求の範囲】

ｍビット毎に１ビットの冗長ビットを付加する符号形式
によりデータ伝送を行う方式に於いて、送信部に、多重
化前の複数の並列信号のそれぞれ同一位置にフレーム同
期信号を挿入し、且つ前記冗長ビット挿入位置をｍ＋１
ビット毎の同一位置に形成する速度変換手段と、該速度
変換手段の出力の並列信号をそれぞれ所定量遅延させ且
つ前記符号形式に従って符号変換する符号変換手段と、
該符号変換手段の出力の並列信号を直列信号に変換して
多重化する並列直列変換手段とを設け、該並列直列変換
手段により変換された直列信号を送出し、該直列信号を
受信する受信部に、該直列信号を並列信号に変換する直
列並列変換手段と、該直列並列変換手段により変換され
た並列信号を、前記送信部に於いて与えた遅延を補正す
るように遅延させる第１の遅延手段と、該第１の遅延手
段の出力の並列信号を所定タイムスロットだけ遅延させ
る第２の遅延手段と、前記第１及び第２の遅延手段のそ
れぞれの出力信号に於けるフレーム同期信号を検出する
検出手段とを設け、該検出手段により多重分離された並
列信号のフレーム同期をとることを特徴とするフレーム
同期方式。