JPH04170233A - 時分割多重伝送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時分割多重伝送回路に関し、特に多チャンネル
のディジタル形式のパラレル・データを時分割多重して
シリアル伝送し、こえを受信側で再びパラレルデータと
して受信チャネルに分配する時分割多重伝送回路に関す
る。

〔従来の技術〕

従来、この種の時分割多重伝送回路は、第３図（ａ）に
示す第−例のようにＩＣＨ（チャネル）〜Ｎチャネルの
多チャネルのパラレルデータを時分割多重化するマルチ
プレクサ回路１と、時分割多重化されたパラレルデータ
をシリアルデータに変換するＰ／Ｓ　（パラレル／シリ
アル）変換回路２と、シリアルデータを伝送路７へ出力
するドライバー回路３より成る送信側と、送信側から送
られてくるデータを受信するレシーバ−回路４と、受信
したシリアル・データをパラレル・データに変換するＳ
／Ｐ　（シリアル／パラレル）変換回路７と、時分割多
重された多チヤネルデータの多重化分離を行なって各受
信チャレルへパラレルデータとして分配するデマルチプ
レクサ回路９より成る受信側とで構成されており、複数
ビットのディジタル−データより成る多チヤネルデータ
を多重化し、かつシリアル伝送することにより伝送路の
低減をはかっている。

また、第３図（ｂ）は従来の時分割多重化伝送回路の第
二例を示すブロック図である。第３図（ｂ）の第二例で
は、送信側は第３図（ａ）の場合と同様であり、受信側
のみ異る。この第二例の場合は、第３図（ａ）のＳ／Ｐ
変換回路８とデマルチプレクサ回路９の機能を受信チャ
ネルの数に対応した複数のＳ／Ｐ変換回路１ｏ−１〜１
０−ｎで兼ねさせようとするものである。

この第二例では、１フレーム中に伝送される全シリアル
データ長に相当するビット長のシフトレジスタとしてＳ
／Ｐ変換回路１ｏ−１〜１０−ｎが構成し、それぞれＩ
ＣＨからｎＣＨまでの受信チャネルに対し指定のパラレ
ルデータをとり出している。

〔発明が解決しようとする課題〕

上述した従来の時分割多重伝送回路では、第３図（ａ’
）および（ｂ）に示すいずれの方式でも１時分割多重伝
送されたデータ列を元の各チャネルデータに復元するこ
とができるが、Ｓ／Ｐ変換回路もしくはデマルチプレク
サ回路のいずれかに故障が発生すると全チャネルデータ
ともパラレル変換出力が不可能となるという欠点がある
。

〔課題を解決するための手段〕

本発明の回路は、複数ビットのパラレル拳データからな
る多チャンネルデータを時分割形式のシリアル争データ
として伝送路を介して送信側がら受信側に伝送し、受信
側で、はこれを再びパラレル・データに変換して受信チ
ャネルごとに分配する時分割多重伝送回路において、受
信側で受信したシリアル・データを入力としこれを受信
チャネルに対するパラレル串データの出ノ月１１ｒ＋に
対応して並列に抽出しうるようにそれぞれ異る段数に設
定可能な可変長シフトレジスタを受信チャネルごとに配
置して受信チャネルごとにパラレル・データ　　　□を
分配するシリアル・パラレル変換手段を備えて構成され
る。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。第１図
に示す実施例の構成は、従来例と同じ送信側を形成する
マルチプレクサ回路１．Ｐ／Ｓ変換回路２およびドライ
バー回路３、受信側を形成するレシーバ−回路４き本発
明に直接かかわり、従来のＳ／Ｐ変換回路とデマルチプ
レクサ回路に代えてシリアル・データのパラレル・デー
タ変換を行なうＳ／Ｐ変換回路５を備えて成る。

次に、第１図の実施例の動作について説明する。

Ｎチャネルのディジタル形式のパラレルデータは、マル
チプレクサ回路１で時分割多重化されＰ／Ｓ変換器２て
７リアルデータに変換され、ドライバー回路３を通して
伝送路７へ出力される。

伝送路７を介して伝送されたデータはレシーバ一回路４
で受信されたあとＳ／Ｐ変換回路５へ１１１力される。

Ｓ／Ｐ変換回路５は、Ｎ個の可変長ソフトレジスタ６−
１〜８−ｎを各チャネルの出力に対応して並列に接続さ
れた構成となっている。

第２図は、時分割多重化されたシリアルデータのフォー
マット例を示したものである。各チャネルはｍビットデ
ータより成り、Ｎチャネルが時分割多重化され、１チヤ
ネルから順にシリアル変換され、１フレームにＮチャネ
ルが順に伝送されているものとする。

この伝送データ列の中から、ＭチャネルのデータをＭチ
ャネルの受信チャネルへ出力するためには、Ｍチャネル
に対応する可変長シフトレジスタを（Ｎ−Ｍ）Ｘｍ段に
設定すればよく、これにより各フレームごとにＭチャネ
ルのパラレル串データを取り出すことが出来る。同様に
、各チャネルごとに対応する可変長シフトレジスタを所
定の段数に設定することにより、全チャネルのパラレル
データの伝送が可能となる。

こうして、従来の受信側におけるＳ／Ｐ変換回路やデマ
ルチプレクサ回路等の故障によるデータ伝送の不能を回
避することができる。

〔発明の効果〕

以上説明したように本発明は、時分割多重化されたシリ
アル書データ伝送の受信側のＳ／Ｐ変換回路およびデマ
ルチプレクサ回路を可変長シフトレジスタを並列に接続
して構成する構成とすることにより、従来のようにＳ／
Ｐ変換回路やデマルチプレクサ回路の故障により、全チ
ャネルデータの伝送が不能となる問題が避けられ、故障
したチャネルを除く他チャネルの伝送が継続でき、信頼
性を著しく改善することができる効果がある。

【図面の簡単な説明】

第１図は本発明の時分割多重伝送回路の一実施例を示す
ブロック、第２図は第１図の実施例におけるシリアルデ
ータのフォーマット例を示す図、第３図（ａ）は従来の
時分割多重伝送回路の第−例を示すブロック図、第３図
（ｂ）は従来の時分割多重伝送回路を第二例を示すブロ
ック図である。 １・・・マルチプレクサ回路、２・・・Ｓ／Ｐ変換回路
、３・・・ドライバー回路、４・・・レシーバ−回路、
５・・・Ｓ／Ｐ変換回路、６−１〜Ｂ−ｎ・・・可変長
シフトレジスタ、７・・・伝送路、８・・・Ｓ／Ｐ変換
回路、９・・・デマルチプレクサ回路、１０−１〜１〇
−ｎ・・・Ｓ／Ｐ変換回路。

Claims (1)

【特許請求の範囲】
1. 　複数ビットのパラレル・データからなる多チャンネル
   データを時分割形式のシリアル・データとして伝送路を
   介して送信側から受信側に伝送し、受信側ではこれを再
   びパラレル・データに変換して受信チャネルごとに分配
   する時分割多重伝送回路において、受信側で受信したシ
   リアル・データを入力としこれを受信チャネルに対する
   パラレル・データの出力順に対応して並列に抽出しうる
   ようにそれぞれ異る段数に設定可能な可変長シフトレジ
   スタを受信チャネルごとに配置して受信チャネルごとに
   パラレル・データを分配するシリアル、パラレル変換手
   段を備えて成ることを特徴とする時分割多重伝送回路。