JPS62123846A - デ−タ通信多重化装置 - Google Patents

デ−タ通信多重化装置

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JPS62123846A
JPS62123846A JP26578085A JP26578085A JPS62123846A JP S62123846 A JPS62123846 A JP S62123846A JP 26578085 A JP26578085 A JP 26578085A JP 26578085 A JP26578085 A JP 26578085A JP S62123846 A JPS62123846 A JP S62123846A
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JP
Japan
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serial data
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Pending
Application number
JP26578085A
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Inventor
Maki Uematsu
上松 真樹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS62123846A publication Critical patent/JPS62123846A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信多重化装置に関する。
し従来の技術J 従来、データ通信では多数の通信回線を使用する時は1
対1で接続される為通信回線数と同数の回線制御部が必
要であった。
通信回線制御部間で情報伝送を行なう場合は、相対する
通信回線制御部間で1本の独立した通信回線により接続
されており、相対する回線制御部間のみの情報伝送で占
有されるという形態となっていた。
〔発明が解決しようとする問題点〕
上述した従来のデータ通信は、相対する通信回線制御部
間で独立した占有回線を持つという形態で接続されるの
でデータ通信としては、相対する回線制御部間で常時情
報交換を行なっている場合には有効なハードウェア形態
であるが、回線の使用効率が低い場合には、全体として
はハードウェアの使用効率が低くなるという欠点がある
本発明の目的は、使用効率の低い回線をN種類の独立し
たデータによって多重化して使用することにより、使用
効率を高くしたデータ通信多重化装置を提供することに
ある。
〔問題点を解決するための手段〕
本発明のデータ通信多重化装置は、外部からの並列送信
データを受け取る複数N個の並列データ入力部と、これ
ら各並列データ入力部からのデータを入力符号と共に直
列データに変換して一時記憶し送信クロックに従ってこ
の直列データを外部に送信する直列データ出力部と、外
部からの直列データを受信する直列データ入力部と、こ
の直列データ入力部からの直列データを並列データに変
換して一時記憶し外部へ送出するN個の並列データ出力
部と、前記直列データ出力部と前記直列データ入力部に
送受信のクロックを供給する送受信クロック発生部とを
含んで構成される。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブロック図である。
第1図のデータ通信多重化装置は、N個の並列データ入
力部1と、直列データ出力部2と、直列データ入力部3
と、送受信クロック発生部4と、N個の並列データ出力
部11とで構成される。
次に、本実施例の動作を説明する。。
N個ある並列データ入力部1は外部からの並列データ5
を受け、直列データ出力部2ヘデータを転送し、直列デ
ータに変換する。直列データ出力部2はN個の並列デー
タ入力部1から人力されたデータをサンプリングし、制
御符号(入力符号)を付加し、送信フレームを構成する
。更に送受信クロック発生部4からのクロックにより送
信フレーム中の直列データを外部に出力する。
直列データ入力部3は外部からの直列データを受け、ス
タートビットが検出された時、送受信クロック発生部4
からのクロックにより、その直列データを受信フレーム
の中に順番に格納し、ストップビットを検出したとき受
信フレーム中のデータ入力制御符号を検出し、相対する
並列データ出力部11へデータを送出する。
送受信クロ・ツク発生部4は直列データ出力、入力の為
の基本的はクロックパルスを直列デニタ出力部2及び直
列データ入力部3へ供給する。
第2図は本実施例の並列データを直列データに変換する
部分のブロック図である。
外部からのデータが並列データ入力部1のi番目に入力
され、ストローブ信号iにパルスが入力されると、デー
タ再入力防止の為に外部に対してとジー信号をrオン」
とし、並列データ入力部1のi番目は直列データ出力部
2のシフトレジスタ内のデータiの位置に外部から入力
されたデータを格納し、かつシフトレジスタ内のデータ
i入力符号を「オン」とする。この直列データ出力部2
は最初のデータを受けてから一定時間後に並列データ入
力部1に対し、ビジー信号を発生し、全並列データ入力
部1に対しデータの入力を禁止する。
このとき外部に出力される直列データはデータ(1)か
ら順にデータ(n>までシフ■・レジスタ内に格納され
ている。
次に、直列データ出力部2は送信クロックに従い、シフ
トレジスタ内のデータを外部出力する。
最終データを出力後、直列データ出力部2は全並列デー
タ入力部1に対して出していたビジー信号を「オフ」状
態、データ入力符号を「オフ」とし、次のデータの送信
準備を行う。
第3図は本実施例の直列データを並列データに変換する
ブロック図である。
直列データ入力部3は外部からのスタートビットを検出
すると、直列データ入力部3のシフトレジスタ内に受信
クロックに従いデータを順番に、ストップビットを検出
するまで格納する。
次に、各データに対応するデータ入力符号を検出し、デ
ータ入力符号が「オン」の場合は対応する並列データ出
力部11に割込み信号を発生して、データを並列データ
出力部11に伝送する。
並列データ出力部11は割込み信号を外部のデータ入力
装置に対して出力し、データが並列データ出力部11内
にあることを知らせる。外部装置からのデータ入力要求
(リード)により並列データ出力部11は割込み信号を
「オフ」状態にし、次のデータ出力を可能にする。
第4図は本実施例のデータ送信時の波形図である。
i番目の並列データ出力装置か゛らデータ(P−Dat
a  )がストローブiと共に入力されると、本装置は
i番目の装置に対してビジーi信号を「オン」として、
データを送信し終るまでデータの再入力を禁止する。上
のシーケンスによりi番目のデータが確定する3この状
態は、第6図(a)のように、i番目のデータが入力さ
れたことになる。
ここではデータが確定したのでデータ送信を行えるが、
第6図(a)のままではデータ送信効率が非常に悪いの
で、本実施例においては最初のビジーi信号を「オン」
の後、一定時間の間に池の並列データ出力装置からのデ
ータ入力を待つようにしている。この状態はビジーオー
ル信号「オフ」の状態である。すなわち、各ビジー信号
<I)〜(n〉は、第7図に示すように、ビジーオール
信号によって一定の待時間経過後オンとなるゲートがか
けられ、このビジーオール信号は本装置の内部で使用す
る信号であり、外部へは直接出力される乙のではない。
このビジーオール信号オフの間に、第6図(b)に示す
ように、2個のデータが入力されると、5単位のデータ
からなる1データ送信フレームは3個のデータが格納さ
れた状態となる。
このビジーオール信号が「オン」になると、第4図のよ
うに、並列データ出力装置からデータ入力が禁止される
。次に、本装置はシフトレジスタに格納されている1フ
レームデータの送信を行う。
この直列データの送信はクロック発生部4からの一定周
期のクロックにより、シフトレジスタ(2)の内容をシ
フトすることにより行われる。但し、第4図では付加情
報としてスタートビット、パリティビット、ストップビ
ット等を付けている。このシフトレジシタ(2)の内容
を出力し終ると、次の直列データ送信の為に各信号を回
復させる。
第5図は本実施例のデータ受信時の波形図である。
RxD(直列データ入力端子)にデータが入力されると
、クロック発生部4からのシフトクロックに同期して、
データが直列データ入力部3のシフトレジスタに格納さ
れる。このシフ)・レジスタが一杯となると全データ入
力完了となる。
入力されたデータフレーム中のデータ入力符号がrオン
」の場合は、各並列データ出力部11に対して割込み信
号を[オンjとし、データ入力を要求する。データ入力
符号が「オフ」の場合は割込み信号は「オフ」のままで
データ入力は要求しない。
並列データ出力部11が割込み信号を検出してデータを
読出しすれば、データを送出し割込み信号をクリアする
第8図は、本実施例の装置20と端末装置(21〜23
)との信号関係を示したブロック図である。並列データ
入出力装置21は本装置2oとの間で制御線12.13
によってデータ5,1oの送受を行い、並列データ出力
装置22は制御線12によりデータ5を装置20へ出力
し、並列データ入力装置23は装置2oがら制御線13
と共にデータ10を受けとる。この図には3個の端末装
置を並べているが、これら3種類の中からN個までの端
末装置を接続できる。
〔発明の効果〕
以上説明したように本発明はN種類の独立した情報を多
重化して1本の通信回線で転送でき、通信回線を効率よ
く使用できる効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示すブロック図、第2図は
本実施例の並列データを直列データに変換する部分のブ
ロック図、第3図は本実施例の直列データな並列データ
に変換する部分のブロック図、第4図は本実施例のデー
タ送信時の動作波形図、第5図は本実施例のデータ受信
時の動作波形図、第6図(a)、(b)は本実施例のデ
ータ送信時の説明をするタイミング図、第7図は本実施
例のビジー信号制御部分の回路図、第8図は本実施例の
データの入出力装置との関係を示すブロック図である。 1・・・並列データ入力部、2・・・直列データ出力部
3・・・直列データ入力部、4・・・送受信クロック発
生部、5,8・・・入力データ線、6.9・・・信号線
、710・・・出力データ線、11・・・並列データ出
力部、12.13・・・制御信号線。

Claims (1)

    【特許請求の範囲】
  1. 外部からの並列送信データを受け取る複数N個の並列デ
    ータ入力部と、これら各並列データ入力部からのデータ
    を入力符号と共に直列データに変換して一時記憶し送信
    クロックに従ってこの直列データを外部に送信する直列
    データ出力部と、外部からの直列データを受信する直列
    データ入力部と、この直列データ入力部からの直列デー
    タを並列データに変換して一時記憶し外部へ送出するN
    個の並列データ出力部と、前記直列データ出力部と前記
    直列データ入力部に送受信のクロックを供給する送受信
    クロック発生部とを含むことを特徴とするデータ通信多
    重化装置。
JP26578085A 1985-11-25 1985-11-25 デ−タ通信多重化装置 Pending JPS62123846A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26578085A JPS62123846A (ja) 1985-11-25 1985-11-25 デ−タ通信多重化装置

Applications Claiming Priority (1)

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JP26578085A JPS62123846A (ja) 1985-11-25 1985-11-25 デ−タ通信多重化装置

Publications (1)

Publication Number Publication Date
JPS62123846A true JPS62123846A (ja) 1987-06-05

Family

ID=17421934

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Application Number Title Priority Date Filing Date
JP26578085A Pending JPS62123846A (ja) 1985-11-25 1985-11-25 デ−タ通信多重化装置

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JP (1) JPS62123846A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04170233A (ja) * 1990-11-02 1992-06-17 Nec Corp 時分割多重伝送回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04170233A (ja) * 1990-11-02 1992-06-17 Nec Corp 時分割多重伝送回路

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