JP2000295114A

JP2000295114A - データ転送回路

Info

Publication number: JP2000295114A
Application number: JP10295299A
Authority: JP
Inventors: Shinji Heike; 伸二平家
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1999-04-09
Filing date: 1999-04-09
Publication date: 2000-10-20

Abstract

(57)【要約】【課題】２本の信号線を用いて可変長のシリアルデータ
転送を可能にするデータ転送回路を提供すること。【解決手段】２本の信号線１１１、１１２を用いてシリ
アルデータ送信回路１００と、シリアルデータ受信回路
１１０間を接続する。シリアルデータ送信回路１００
は、カウンタ１２０、Ｐ／Ｓ回路１２５及びクロック停
止回路１３０を有する。シリアルデータ受信回路１１０
はＳ／Ｐ回路１６０及びクロック停止検出回路１６５を
有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ転送回路、
特にコンピュータ等の電子装置において、２本の信号線
を用いて可変長のシリアルデータを転送するシリアルデ
ータ転送回路に関する。

【０００２】

【従来の技術】コンピュータ装置やその他の電子装置間
でのデータ転送には、８ビットや１６ビット構成のデー
タを複数のデータ信号線を用いて転送するパラレル転送
方式と、１本の信号線（他は共通グランド）を用いて時
分割で１ビットずつシリアルに転送するシリアル転送の
２方式がある。

【０００３】前者は高速転送に好適であるが、多数の信
号線を必要とするという欠点がある。他方、後者は、装
置間の接続にデータ用信号線とクロック用信号線の２本
のみで足りるという利点はあるが、多数のデータを高速
で転送するのは困難である。

【０００４】

【発明が解決しようとする課題】従来のシリアルデータ
転送回路で可変長のデータを転送する場合には、クロッ
ク及びデータ用の２本の信号線のみでは転送できなかっ
た。その理由は、データの転送開始と転送終了を報告す
る為の信号線が１本必要である為である。従って、可変
長のシリアルデータ転送をデータ用とクロック用の２本
の信号線のみでは構成できなかった。

【０００５】そこで本発明の目的は、簡単な回線構成で
データ用及びクロック用の２本の信号線のみで、可変長
のシリアルデータが転送可能なデータ転送回路を提供す
ることである。

【０００６】

【課題を解決するための手段】前述の課題を解決するた
め、本発明によるデータ転送回路は、次のような特徴的
な構成を採用している。

【０００７】（１）クロックを生成するカウンタ、前記
クロックによりパラレルデータをシリアルデータに変換
するパラレルシリアル変換回路及び前記クロックを一定
期間停止させるクロック停止回路を含むシリアルデータ
送信回路と、前記クロックを受信し、該クロックの停止
期間を監視するクロック停止検出回路及び前記クロック
を用いて前記シリアルデータをパラレルデータに変換す
るシリアルパラレル変換回路を含むシリアルデータ受信
回路と、前記シリアルデータ送信回路及び前記シリアル
データ受信回路間を接続する２本の信号線とを備えるデ
ータ転送回路。

【０００８】（２）前記シリアルデータ送信回路及び前
記シリアルデータ受信回路には、それぞれ前記信号線の
両端に接続された出力バッファ及び入力バッファを含む
上記（１）に記載のデータ転送回路。

【０００９】（３）前記シリアルパラレル変換回路は、
前記クロック停止検出回路がクロック停止を検出後、取
り込まれていた前記シリアルデータをパラレル変換する
上記（１）のデータ転送回路。

【００１０】（４）各々クロックを生成するカウンタ、
前記クロックによりパラレルデータをシリアルデータに
変換するパラレルシリアル変換回路、データの転送終了
で前記クロックを一定期間停止させるクロック停止回
路、前記クロックを受信し該クロックの停止を監視する
クロック停止検出回路、該クロック停止検出回路の出力
によりバス動作を監視してデータ出力を制御する出力制
御回路、前記クロックにより前記シリアルデータをパラ
レルデータに変換するシリアルパラレル変換回路を含む
複数のシリアルデータ送受信回路と、該複数のシリアル
データ送受信回路をバス接続する２本の信号線とを備え
るデータ転送回路。

【００１１】（５）記複数のシリアルデータ送受信回路
には、排他的なアドレスが割り振られている上記（４）
のデータ転送回路。

【００１２】（６）前記各シリアルデータ送受信回路
は、前記クロック検出回路及び、前記パラレルシリアル
変換回路の出力側に接続された出力バッファと、前記シ
リアルパラレル変換回路及び前記クロック停止検出回路
の入力側に接続された入力バッファとを含み、前記入力
バッファ及び出力バッファ間及び前記信号線を相互接続
する上記（４）のデータ転送回路。

【００１３】（７）前記クロックをＨレベル又はＬレベ
ルの状態で一定期間停止することにより、前記バス使用
権の保持又は開放を選択可能にする上記（４）のデータ
転送回路。

【００１４】（８）前記出力バッファは、前記出力制御
回路の出力によりイネーブルされる上記（４）に記載の
データ転送回路。

【００１５】（９）可変長データの転送を可能にする上
記（１）乃至（８）のいずれかのデータ転送回路。

【００１６】

【発明の実施の形態】以下、本発明によるデータ転送回
路の好適実施形態例を添付図を参照して詳細に説明す
る。

【００１７】図１は、本発明によるデータ転送回路の第
１実施形態例のブロック図であり、図２は図１のデータ
転送回路の動作説明用タイミングチャートである。

【００１８】図１のデータ転送回路は、シリアルデータ
送信回路１００と、シリアルデータ受信回路１１０より
構成される。これら送信回路１００と受信回路１１０と
は、２本の信号線１１１、１１２にて相互接続される。
シリアルデータ送信回路１００は、カウンタ１２０、Ｐ
／Ｓ（パラレルシリアル変換）回路１２５、クロック停
止回路１３０及び出力バッファ１３５、１４０を含んで
いる。他方、シリアルデータ受信回路１１０は、入力バ
ッファ１５０、１５５、Ｓ／Ｐ（シリアルパラレル変
換）回路１６０及びクロック停止検出回路１６５を含ん
でいる。

【００１９】シリアルデータ送信回路１００は、パラレ
ルデータをＰ／Ｓ回路１２５によりシリアルデータに変
換し、出力バッファ１３５を介して信号線１１１にデー
タを送信する。また、シリアルデータ受信回路１１０
は、信号線１１１から転送されるデータを、入力バッフ
ァ１５０を介して受信して、Ｓ／Ｐ回路１６０にて再度
パラレルデータに変換する回路である。

【００２０】カウンタ１２０は、０からデータ転送数ま
で、順次カウントし、且つクロックを生成する回路であ
る。Ｐ／Ｓ回路１２５は、カウンタ１２０からのクロッ
クによりデータのパラレルシリアル変換を行う。変換さ
れたシリアルデータは、出力バッファ１３５を介して信
号線１１１にシリアルデータとして出力される。

【００２１】クロック停止回路１３０は、データ転送中
にはカウンタ１２０からのクロックを受け、出力バッフ
ァ１４０を介して信号線１１２にクロックを出力する。
しかし、データ転送の終了を検出すると、次のデータ転
送を開始するまでの一定期間、カウンタ１２０からのク
ロックを停止する回路である。

【００２２】シリアルデータ受信回路１１０は、それぞ
れ信号線１１１、１１２を介して送られるデータ及びク
ロックを入力バッファ１５０、１５５で受信する。入力
バッファ１５０を介して受信したシリアルデータは、入
力バッファ１５５で受信したクロックに同期して、Ｓ／
Ｐ回路１６０は、入力シリアルデータを取り込み、クロ
ック停止検出回路１６５からのデータ転送終了の通知に
より、シリアルパラレル変換を行う。即ち、クロック停
止検出回路１６５は、入力バッファ１５５で受信したク
ロックの停止を検出するとＳ／Ｐ回路１６０にシリアル
パラレル変換を指示する回路である。

【００２３】次に、図１及び図２を参照して、図１のデ
ータ転送回路の動作を説明する。尚、図２のタイミング
チャートにおいて、（ａ）は、クロック停止回路１０か
ら出力バッファ１４０を介して信号線１１２に出力され
るクロックである。（ｂ）は、データ用信号線１１１を
介して送られるデータである。（ｃ）は、カウンタ１２
０のカウンタ値である。

【００２４】カウンタ１２０は、転送すべきデータ数ま
でカウントした後、クロックを一定期間停止するまでカ
ウントし続け、その後リセットされると、再びカウント
を開始する。また、同時にクロックを生成し、Ｐ／Ｓ回
路１２５のパラレル・シリアル変換動作の指示と、クロ
ック停止回路１３０及び出力バッファ１４０を経由して
クロックを出力する。尚、クロックを停止する期間につ
いては、予めシステムとして定義しておく必要がある。
図２の例では４クロックの場合を示している。Ｐ／Ｓ回
路１２５は、カウンタ１２０のリセットと同じタイミン
グでパラレルデータを取り込み、カウンタ１２０が生成
するクロックに同期してパラレル・シリアル変換し、シ
リアル変換したデータをクロックに同期して、出力バッ
ファ１３５を介して、信号線１１１に出力する。

【００２５】クロック停止回路１３０は、カウンタ１２
０の値からデータ転送の状態を監視し、データ転送中
は、カウンタ１２０が生成するクロックを出力バッファ
１４０を介して信号線１１２に出力する。転送の終了を
検出すると、カウンタ１２０がリセットされるまでの期
間、クロックを停止させる。クロック停止検出回路１６
５は、入力バッファ１５５を介して入力したクロックを
監視し、クロックが停止したと判断すると、Ｓ／Ｐ回路
１６０に、データ転送が終了したことを通知する。Ｓ／
Ｐ回路１６０は、入力バッファ１５５を経由して入力し
たクロックに同期しながら、入力バッファ１５０を経由
して入力したデータを取り込み、クロック停止検出回路
１６５からのデータ転送終了通知により、シリアル・パ
ラレル変換を行う。

【００２６】図２の例にあっては、８ビットのデータを
転送後、４クロックの間クロックを停止させ（破線で示
す）、次の転送を開始する場合を示している。先ず、シ
リアルデータ送信回路１００について説明する。転送開
始の為に、カウンタ１２０をリセットする。このリセッ
トのタイミングで、Ｐ／Ｓ回路１２５にパラレルデータ
が取り込まれる。以後、カウンタ１２０が０乃至７の８
回分のクロックを生成する間に、Ｐ／Ｓ回路１２５は取
り込んだパラレルデータをシリアルデータに変換し、出
力バッファ１３５を介して信号線１１１にデータを出力
する。この間は、クロック停止回路１３０はデータ転送
中と判断し、カウンタ１２０が生成するクロックを、出
力バッファ１４０を介して信号線１１２に出力する。

【００２７】カウンタ１２０がクロックを８回分生成
し、データ転送が終了すると、クロック停止回路１３０
はカウンタ１２０の値からデータ転送が終了したことを
検出し、カウンタ１２０が生成するクロックを出力バッ
ファ１４０に出力しないようにする。その結果、この間
の信号線１１２へのクロック出力は停止される。データ
転送後、カウンタ１２０がクロックを停止する期間、こ
こでは４クロック分のクロックを生成すると、自身のリ
セットを行う。このリセットにより、Ｐ／Ｓ回路１２５
には、次のパラレルデータが取り込まれる。以降、同様
にして、転送すべきデータ数を監視しながらパラレル・
シリアル変換が行われる。

【００２８】次に、シリアルデータ受信回路１１０につ
いて説明する。Ｓ／Ｐ回路１６０は、入力バッファ１５
５がクロックを入力されると、入力バッファ１５０から
のデータを取り込み始める。ここでは８クロック分のデ
ータを順次取り込む。８クロック分のクロックが出力さ
れると、データ転送が終了する為にクロックが停止す
る。クロック停止検出回路１６５がこのクロックの停止
を検出すると、Ｓ／Ｐ回路１６０へデータ転送が終了し
たことを通知する。Ｓ／Ｐ回路１６０は、クロック停止
検出回路１６５からデータ転送が終了したことを通知さ
れると、それまで取り込んだ８ビットのシリアルデータ
をパラレルデータに変換する。クロック停止後、再びク
ロックが再開すると、Ｓ／Ｐ回路１６０はデータ転送が
開始されたと判断し、以後、同様にデータを取り込んで
いく。

【００２９】尚、最初のデータ転送を行う際、シリアル
データ送信回路１００とシリアルデータ受信回路１１０
の同期を保証する為に、シリアルデータ送信回路１００
は突然にデータを出力するのではなく、先ずクロック停
止から行う。これにより、シリアルデータ受信回路１１
０側に特別な同期用回路を付加することなく、同期動作
が行える。

【００３０】

【発明の他の実施の形態】次に、図３及び図４を参照し
て、本発明によるデータ転送回路の他の実施形態例を説
明する。図３は、そのブロック図（構成図）であり、図
４は、図３の動作説明用タイミングチャートである。

【００３１】図３に示す如く、この実施形態例のデータ
転送回路は、一対のシリアルデータ送受信回路３００、
３３０と、一対（２本）の信号線３６０、３６１とによ
り構成される。各データ送受信回路３００、３３０は、
それぞれカウンタ３０５、３３５クロック停止回路３０
６、３３６、入力バッファ３０１、３０３、３３１、３
３３、出力バッファ３０２、３０４、３３２、３３４、
Ｐ／Ｓ回路３０７、３３７、Ｓ／Ｐ回路３１１、３４
１、クロック停止検出回路３０８、３３８及び出力制御
回路３０９、３３９を含んでいる。

【００３２】図３を参照すると、シリアルデータ送受信
回路３００及び３３０が、信号線３６０及び３６１にて
相互に接続されている。信号線３６０及び３６１はバス
信号であるので、実際には、更に複数個のシリアルデー
タ送受信回路がバス接続可能である。入力バッファ３０
１、３３１及び出力バッファ３０２、３３２は、シリア
ルデータを入出力するバッファである。入力バッファ３
０３、３３３及び出力バッファ３０４、３３４は、クロ
ックを入出力するバッファである。尚、出力バッファ３
０２、３０４、３３２、３３４のイネーブルは、出力制
御回路３０９及び３３９により制御される。

【００３３】カウンタ３０５、３３５は、クロックを生
成し、且つシリアルデータの転送数を管理するカウンタ
である。データ転送数とクロック停止期間分のカウント
を行うとリセットされる。クロック停止回路３０６、３
３６は、データ転送の終了をカウンタ３０５及び３３５
の値から検出することで、クロックを停止する回路であ
る。尚、クロックをＨレベル又はＬレベルで停止するか
は、出力制御回路３０９及び３３９によって制御され
る。

【００３４】Ｐ／Ｓ回路３０７、３３７は、カウンタ３
０５及び３３５がリセットされるタイミングでパラレル
データを取り込み、カウンタ３０５、３３５が生成する
クロックに同期してパラレル・シリアル変換を行い、シ
リアルデータを出力する。クロック停止検出回路３０
８、３３８は、信号線３６０上のクロックを入力バッフ
ァ３０３、３３３を介して監視し、クロックがＨレベル
又はＬレベルで停止することを検出する。

【００３５】出力制御回路３０９、３３９は、クロック
停止検出回路３０８及び３３８からの通知により、現
在、何番目のシリアルデータ送受信回路が動作している
かを監視する。自シリアルデータ送受信回路３００又は
３３０の順番を認識すると、カウンタ３０５及び３３５
と、出力バッファ３０２、３０４及び出力バッファ３３
２、３３４を制御し、シリアルデータの出力動作を開始
させる。アドレス入力信号３１０、３４０は、シリアル
データ送受信回路３００、３３０毎に排他的なアドレス
を割り振るために使用する。

【００３６】Ｓ／Ｐ回路３１１、３４１は、入力バッフ
ァ３０１及び３３１を介した信号線３６１からのデータ
を、入力バッファ３０３及び３３３を介する信号線３６
０からのクロックに同期して取り込む。また、クロック
停止検出回路３０８及び３３８からの通知により、パラ
レル・シリアル変換を行う。信号線３６０は、クロック
を伝送するバスである。信号線３６１は、シリアルデー
タを伝送するバスである。

【００３７】次に、図３のデータ転送回路の動作を図４
のタイミングチャートを参照して説明する。シリアルデ
ータ送受信回路３００を＃０とし、シリアルデータ送受
信回路３３０を＃１とすると、＃０のシリアルデータ送
受信回路３００が、２ビットのデータを２回出力後、次
の＃１のシリアルデータ送受信回路３３０に制御が移行
し、３ビットのデータを出力している。ここでは、クロ
ックの停止期間は３クロックで行っている。＃０のシリ
アルデータ送受信回路３００が出力した２つの２ビット
転送の間にクロックがＨレベルで停止しているが、この
場合のみ同じ＃０のシリアルデータ送受信回路３００が
バスを制御することを示している。他の場合ではクロッ
クをＬレベルで停止しているため、データ転送後、他の
シリアルデータ送受信回路に制御が移行している。

【００３８】先ず、シリアルデータ送受信回路３００に
ついて説明する。ここでは、アドレス信号線３１０に＃
０として０を、アドレス信号線３４０に＃１として１を
入力されているものとする。シリアルデータ送受信回路
３００のアドレスは最若番の０が割り振られているの
で、出力制御回路３０９は自シリアルデータ送受信回路
３００が出力動作を行うものと判断し、出力バッファ３
０２、３０４を出力状態にし、カウンタ３０５のリセッ
トを行う。カウンタ３０５のリセットと同時に、Ｐ／Ｓ
回路３０７にはパラレルデータが取り込まれる。以後、
カウンタ３０５が２ビット分の２クロックをカウントす
る間に、Ｐ／Ｓ回路３０７は２ビットのシリアルデータ
を出力する。

【００３９】シリアルデータ送受信回路３００は、この
後もデータ転送を行うので、出力制御回路３０９はクロ
ック停止回路３０６にＨレベルでクロックを停止するこ
とを通知する。クロック停止回路３０６は、この通知を
受けて、クロック出力を３クロック間Ｈレベルに保つ。
クロック停止期間の３クロック後、出力制御回路３０９
は再びデータ転送を行う為に、カウンタ３０５をリセッ
トし、出力動作を再開する。以後、先の２ビットデータ
の出力と同様の動作を行う。２ビットのデータ転送終了
後、今度はバスを開放する為に、出力制御回路３０９は
クロック停止回路３０６にＬレベルでクロックを停止す
ることを通知する。同時に、出力バッファ３０２、３０
４の出力を出力停止状態にする。これにより、バスは開
放される。

【００４０】次に、シリアルデータ送受信回路３３０に
ついて説明する。シリアルデータ送受信回路３３０は１
のアドレスが割り振られているので、シリアルデータ送
受信回路３００が出力動作を行った後でしか、出力動作
を行うことはできない。シリアルデータ送受信回路３０
０が出力動作を行っている間、シリアルデータ送受信回
路３３０は、図１の実施形態例と同様に入力動作を行
い、パラレル・シリアル変換を行う。しかし、図１の実
施形態例と異なる点は、データ転送終了時にクロックが
Ｈレベルで停止することがある。クロックがＨレベルで
停止した場合でもクロック停止検出回路３３６はクロッ
ク停止を検出する必要がある。

【００４１】シリアルデータ送受信回路３００のデータ
転送が終了し、クロック及びデータが停止すると、クロ
ック停止検出回路３３８はクロックがＬレベルで停止し
たことを検出し、出力制御回路３３９にデータ転送が終
了したことを通知する。出力制御回路３３９は、この通
知を受け取り、次にバスを制御できるのが自シリアルデ
ータ送受信回路３３０だと認識すると、上記シリアルデ
ータ送受信回路３００と同様に、出力動作を開始する。
シリアルデータ送受信回路３３０は、ここでは３ビット
のデータを出力後、出力バッファ３３２、３３４の出力
を停止し、バスを開放し、次のアドレスを割り当てられ
ているシリアルデータ送受信回路に制御を譲る。

【００４２】以上、本発明によるデータ転送回路の実施
形態例の構成及び動作を詳述した。しかし、本発明は斯
かる特定例のみに限定されるべきではなく、本発明の要
旨を逸脱することなく、種々の変形変更が可能であるこ
とが当業者には容易に理解できよう。例えば、図３と同
じ構成において、自シリアルデータ送受信回路がバスを
制御できる順番になった場合に、出力すべきデータが存
在しないとき、バス使用権を放棄する方法について示
す。

【００４３】図３のシリアルデータ送受信回路３００又
は３３０において、自シリアルデータ送受信回路にバス
の使用権が回ってきたときに、データ転送すべきデータ
が存在しない場合は、出力バッファ３０２、３０４及び
３３２、３３４の出力イネーブルを制御せず、バスを開
放したままとする。クロック停止検出回路３０８、３３
８は、クロックが一定期間停止したことを検出し、出力
制御回路３０９、３３９に通知するが、クロックの停止
期間が一定期間を越えた場合、再度、出力制御回路３０
９、３３９にクロック停止検出を通知することで、バス
使用権を放棄したシリアルデータ送受信回路の動作をス
キップすることが可能である。具体的には、クロックを
停止する期間を３クロックとした場合、クロック停止検
出回路３０８、３３８は、３クロック間、クロックが停
止したことを検出すると、出力制御回路３０９、３３９
に通知する。通知後の３クロック間でもクロックが停止
していれば、更に出力制御回路３０９、３３９に通知す
る。

【００４４】

【発明の効果】第１の効果は、転送データ長の異なる回
路同士を接続することができるので、転送長の長いデー
タを出力する回路ではデータを固定長に分割する必要が
なく、転送長の短いデータを出力する回路では、無効な
データを出力する必要がなくなり、データ転送の効率が
上がる。その理由は、可変長のデータ転送が可能な為で
ある。

【００４５】第２の効果は、バス接続により、多数の装
置が接続できることである。この為に、回路構成が簡単
になる。その理由は、データ転送が終了したときに、ク
ロック及びデータの出力を停止しているので、特別な調
停回路がなくとも、バスの切り換えが可能な為である。

【００４６】第３の効果は、バス接続において、特別な
回路を付加することなく、複数のデータを連続して出力
することが可能である。この為、例えばアドレス送出の
直後にデータを送出するような、比較的複雑な動作も可
能である。その理由は、クロックをＨレベルでの停止
を、Ｌレベルの停止とは異なる意味を持たせることで、
バス使用の継続及び開放を制御できる為である。

【図面の簡単な説明】

【図１】本発明によるデータ転送回路の第１実施形態例
のブロック図である。

【図２】図１のデータ転送回路の動作説明用タイミング
チャートである。

【図３】本発明によるデータ転送回路の第２実施形態例
のブロック図である。

【図４】図３のデータ転送回路の動作説明用タイミング
チャートである。

【符号の説明】

１００シリアルデータ送信回路１１０シリアルデータ受信回路１１１、１１２、３６０、３６１信号線１２０、３０５、３３５カウンタ１２５、３０７、３３７パラレルシリアル(Ｐ
／Ｓ)変換回路１３０、３０６、３３６クロック停止回路１３５、１４０、３０２、３０４、３３２、３３４
出力バッファ１５０、１５５、３０４、３０３、３３１、３３３
入力バッファ１６０、３１１、３４１シリアルパラレル(Ｓ
／Ｐ)変換回路３０９、３３９出力制御回路

Claims

【特許請求の範囲】

【請求項１】クロックを生成するカウンタ、前記クロッ
クによりパラレルデータをシリアルデータに変換するパ
ラレルシリアル変換回路及び前記クロックを一定期間停
止させるクロック停止回路を含むシリアルデータ送信回
路と、前記クロックを受信し、該クロックの停止期間を
監視するクロック停止検出回路及び前記クロックを用い
て前記シリアルデータをパラレルデータに変換するシリ
アルパラレル変換回路を含むシリアルデータ受信回路
と、前記シリアルデータ送信回路及び前記シリアルデー
タ受信回路間を接続する２本の信号線とを備えることを
特徴とするデータ転送回路。
【請求項２】前記シリアルデータ送信回路及び前記シリ
アルデータ受信回路は、それぞれ前記信号線の両端に接
続された出力バッファ及び入力バッファを含むことを特
徴とする請求項１に記載のデータ転送回路。
【請求項３】前記シリアルパラレル変換回路は、前記ク
ロック停止検出回路がクロック停止を検出後、取り込ま
れていた前記シリアルデータをパラレル変換することを
特徴とする請求項１に記載のデータ転送回路。
【請求項４】各々クロックを生成するカウンタ、前記ク
ロックによりパラレルデータをシリアルデータに変換す
るパラレルシリアル変換回路、データの転送終了で前記
クロックを一定期間停止させるクロック停止回路、前記
クロックを受信し該クロックの停止を監視するクロック
停止検出回路、該クロック停止検出回路の出力によりバ
ス動作を監視してデータ出力を制御する出力制御回路、
前記クロックにより前記シリアルデータをパラレルデー
タに変換するシリアルパラレル変換回路を含む複数のシ
リアルデータ送受信回路と、該複数のシリアルデータ送
受信回路をバス接続する２本の信号線とを備えることを
特徴とするデータ転送回路。
【請求項５】前記複数のシリアルデータ送受信回路に
は、排他的なアドレスが割り振られていることを特徴と
する請求項４に記載のデータ転送回路。
【請求項６】前記各シリアルデータ送受信回路は、前記
クロック検出回路及び、前記パラレルシリアル変換回路
の出力側に接続された出力バッファと、前記シリアルパ
ラレル変換回路及び前記クロック停止検出回路の入力側
に接続された入力バッファとを含み、前記入力バッファ
及び出力バッファ間及び前記信号線を相互接続すること
を特徴とする請求項４に記載のデータ転送回路。
【請求項７】前記クロックをＨレベル又はＬレベルの状
態で一定期間停止することにより、前記バス使用権の保
持又は開放を選択可能にすることを特徴とする請求項４
に記載のデータ転送回路。
【請求項８】前記出力バッファは、前記出力制御回路の
出力によりイネーブルされることを特徴とする請求項４
に記載のデータ転送回路。
【請求項９】可変長データの転送を可能にすることを特
徴とする請求項１乃至８のいずれかに記載のデータ転送
回路。