JPH01209836A - マルチメディア多重化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は高速マルチメディア多重化装置にかたマルチメ
ディア多重化装置に関するものである。

（従来の技術） 高速マルチメディア多重化装置は第４図に示すように、
端末機器が接続される複数の端末インターフェース部４
１ａ〜４１ｎ　ｓこれら複数の端末インターフェース部
４１ａ〜４１ｎからのデータを多重化して高速ディジタ
ル回線４２に出力する回線インターフェース部４３、こ
れら複数の端末インターフェース部４１ａ〜４１ｎと回
線インターフェース部４３を接続するデータバス４４、
これら各インターフェース部ユニットの管理及び制御を
司る制御部４５、この制御部４５と端末インターフェー
ス部４１ａ〜４１、　ｎを結び制御信号を授受する制御
バス４Ｂにより構成されている。

このような構成の従来システムにおいては、各端末イン
ターフェース部４１ａ〜４１ｎに接続さている端末装置
の種類や構成が変更になったとき、あるいは所用のシグ
ナリング情報を制御部４５に伝送する必要が生じた時に
は、各端末インターフェース部４１ａ〜４１ｎのうち、
上記必要が生じた端末インターフェース部は制御部４５
に対して割込みを発生する。制御部４５はこの割込要求
を受けると、先頭の端末インターフェース部４１ａから
一つ一つ順番にポーリングを行い、割込要求を発生した
端末インターフェース部を特定して割込みを行う。

ここで、ポーリングとはマルチドロップ形式で通信線を
共有している各端末からの送信を制御するための方式で
、親局から各子局（各端末）へ送信要求があるかを間合
わせることであり、この方式では子局は送信要求を持っ
ていても、親局から子局がポーリングされない限り、送
信を始めることができないから、ポーリングは一般に適
宜な周期で常に繰返えす。多くはポーリングは、親局か
ら適当な伝送制御コードと子局番号を送信することによ
り行われ、ボールされた子局側では送信要求がなければ
、終了コードを返し、送信要求があれば適当な伝送形式
でデータを送信すると云うものである。

第５図はこのようなポーリング方式による従来の割込み
ポーリング方式の説明をするブロック図である。図にお
いて、４５ａは制御部４５における制御の中枢を担うＣ
ＰｔＪ　　（プロセッサ）であり、４５ｂは端末インタ
ーフェース４１ａ〜４Ｉｎに対しポーリングを行い、割
込要求を発生した端末インターフェースを特定した時に
ＣＰＵ　４５ａに対しこの端末インターフェースより割
込要求があったことを知らせるポーリング回路である。

これらにより、制御部４５が構成される。４４はデータ
バス、４Ｂは制Ｈｔ＜スで、これらに端末インターフェ
ース４１ａ〜４１ｎが接続され、ＣＰＩＪ　４５ａとポ
ーリング回路４５ｂとのデータ及び制御信号の伝送に倶
される。

このような従来装置において、端末インク−フェース４
１ａ〜４Ｉｎからの割込要求＋１？ＱはＣＰＬＩ　４５
ａが直接受付けるようにはせず、ＣＰＬＩ　４５ａの周
辺回路であるポーリング回路４５ｂで受付けられる。端
末インターフェース４１ａ〜４ｉｎからの割込要求＋１
？Ｑを受けたポーリング回路４５ｂはＣＰＵ　４５ａが
制御バス４６を使用しない合間をぬってＣＰｔ１４５ａ
の代わりに端末インターフェース４１ａ〜４１ｎ順にア
クセスし、割込要求ＩＲＱを発生した端末インターフェ
ースを特定した段階で、ＣＰＵ　４５ａに割込要求ＩＲ
Ｑ’を与え、これによってＣＰＵ　４５ａによる割込要
求＋１？Ｑ発生端末インターフェースに対する割込みの
処理を開始させる。このような方式を代行ポーリングと
呼ぶが、かかる代行ポーリング方式は割込みポーリング
をＣＰＩＪ　Ａ５ａと独立した外部回路であるポーリン
グ回路が行うので、この回路が割込要求を受付けてから
各端末インターフェース４１ａ〜４１ｉに順にポーリン
グを行い、割込発生場所を特定する間に、ＣＰＵ　４５
ａは全く別の処理ができることから、ＣＰＩＪ　４５ａ
の処理能力を低下させずに済むと云う特徴がある。

反面、ポーリングサイクルがＣＰｏ　４５ａのプログラ
ム・フェッチ・サイクルすなわち、プログラムを格納し
たｒ？ＯＭのリードサイクルと等しい長さのため、例え
ば、１２０Ｍのリードサイクルが３００　ｎｓ以内であ
るような場合は、ポーリング・サイクルすなわち、端末
インターフェース４１ａ〜４Ｉｎのアクセス、割込みの
有無の判断などの一連の動作を３００　ｎｓ以内で終了
させることができなくてはならない。従って、ポーリン
グ・サイクルに例えば８００　ｎｓの時間を必要とする
場合にはＣＰＵ　４５ａのプログラム中フェッチ・サイ
クルをそれに合せて８００　ｎｓ程度に設定しなければ
ならず、ＣＰＵ　４５ａの動作速度が遅くなる。

（発明が解決しようとする課題） このように従来方式では端末からの割込要求を実際の制
御を実行するＣＰＵとは別の外部回路で監視し、端末側
からの割込要求があったときはＣＰＵが制御バスを使用
しない合間を利用して上記外部回路が各端末側を順に調
べ、割込要求をかけた端末インターフェースを特定した
段階でＣＰＵに対し、割込要求を受付けるようにしてい
る。

一方、ＣＰＵのプログラム−フェッチ・サイクルは固定
されているために、この方式の場合、端末インターフェ
ース部の応答時間や制御バスの伝送遅延時間がＣＰＵの
プログラム・フェッチ・サイクルより大きい場合は適用
できない。

また、必要なポーリングサイクルを得るために、ｃｐｕ
のプログラム・フェッチ・サイクルを適当な時間に遅く
して設定することで、応答時間が遅い端末インターフェ
ースの場合や伝送遅延の大きな制御バスを持つシステム
にも対処できるようになるが、この方法ではポーリング
の必要がないときでも常にプログラム−フェッチ・サイ
クルがポーリングに必要な長さに設定されているために
、非ポーリング時にはＣＰＵは無用に処理能力を低下さ
せてしまうと云う欠点があった。

そこで、この発明の目的とするところは、常に最適な処
理能力でＣＰＵを動作させつつ長いポーリングサイクル
を必要とするシステムに対しても対応することが出来る
ようにしたマルチメディア多重化装置を提供することに
ある。

〔発明の構成〕

（課題を解決するための手段） 上記目的を達成するため、本発明は次のように構成する
。すなわち、共有データバス上に複数の端末が接続され
、プログラムを実行して制御を行う制御部の制御下にお
いて該制御部と端末が通信できると共に制御部との通信
は前記端末側からの割込要求発生時に前記制御部の前記
データバスの使用の合間にポーリング回路により割込要
求発生端末を検知して前記制御部に該端末の割込要求を
行うことにより実施するマルチメディア多重化装置にお
いて、前記制御部はプログラム・フェッチ・サイクルを
高速で実行する通常用の第１のフェッチ−サイクル及び
ポーリング時に前記端末のポーリングが可能な速度とな
る第２のフェッチΦサイクルの少なくとも２種を備える
と共にポーリング起動報知信号により第２のフェッチφ
サイクルに切換える構成とし、ポーリング回路には前記
端末より割込要求があったとき前記ポーリング起動報知
信号を発生する機能を付加した構成とする。

（作用） このような構成の本装置は、ポーリングを行わない時、
制御部はプログラム・フェッチ・サイクルを高速で実行
する第１のフェッチ・サイクルでプログラムをフェッチ
しつつ制御を実行する。

そして、前記端末より割込要求があったときポーリング
回路は前記ポーリング起動報知信号を発生する。これに
より、制御部は第２のフェッチ・サイクルに切換えられ
、ポーリング時に前記端末のポーリングが可能な速度で
制御部はプログラムをフェッチする。そのため、ポーリ
ング回路は端末に対するポーリングを支障なく実行でき
る。

このように代行ポーリング方式において、制御部には高
速／低速の少なくとも２種のプログラム・フェッチ・サ
イクルを切換えて使用することができる構成とし、ポー
リングを行わない時は制御部にプログラムφフェッチ・
サイクルを高速で実行させることにより制御部の高速動
作を維持し、端末より割込要求があったときは端末のポ
ーリングが可能な低速フェッチ・サイクルに切換えて動
作するようにしたので、この発明によれば、最適な処理
能力で制御部を動作させつつ長いポーリングサイクルを
必要とするシステムに対しても対応することが出来るよ
うにした高速マルチメディア多重化装置を提供すること
ができる。

（実施例） 第１図は本発明の一実施例であって１は制御部を構成す
るＣＰＵであり、２はポーリングを行うポーリング回路
であってこれらにより親局を構成する。１Ｏａ−１０ｎ
は子局となる端末インターフェースである。３はこれら
の間で制御信号を伝送するための制御バスである。ＣＰ
Ｕｌはプログラム・フェッチ・サイクルを複数種切換え
られようにしである。一つは非ポーリング時にＣＰＵ　
１が最大能率で処理出来るプログラムφフヱッチ・サイ
クルであり、また、もう一つは伝送遅延や端末インター
フェースの応答時間に対応して長いポーリング時間を要
する場合にこのポーリング時間を確保できるようなプロ
グラムφフェッチφサイクルである。このフェッチ・サ
イクルの切換えは、ポーリング回路２の発生する起動信
号ＰＥＮにより、ＣＰＵ　１自身が行う。ポーリング回
路２は端末インターフェースｌｏａ〜１０ｎのいずれか
より割込要求を受けた時、ポーリング回路が起動するこ
とを知らせる起動報知信号ＰＥＮを発生する構成として
あり、ＣＰＵ　１のフェッチ・サイクルにより決まるポ
ーリングサイクルでｃｐｕ　ｔの伝送バス４の使用の合
間に端末インターフェース１０ａ−１Ｏｎに対し、順に
ポーリングを行い、いずれの端末インターフェースより
割込要求があったかを特定する。尚、ポーリング回路２
とＣＰｔ１　ｌの間には起動報知信号ＰＥＮを授受する
信号線を設けである。

このような構成において、ＣＰＵ　ｌは通常時、最も高
速なプログラム中フェッチ番サイクルにてプログラム・
フェッチを行って動作する。端末インターフェース１０
ａ〜ＬＯｎのいずれかより割込要求が発生するとポーリ
ング回路２は起動報知信号ＰＥＮを発生する。これによ
り、ｃｐｕ　ｔは伝送遅延や端末インターフェースの応
答時間に対応した長いポーリング時間の得られるプログ
ラム・フェッチ・サイクルに切換えて動作する。一方、
ポーリング回路２はｃｐｕ　ｔのフェッチ・サイクルに
より決まるポーリングサイクルでｃｐｕ　ｔの伝送バス
４の使用の合間に端末インターフェースＬＯａ〜ＬＯｎ
に対し、一つずつ順にポーリングを行い、いずれの端末
インターフェースより割込要求があったかを特定する。

そして、ポーリング回路２はＣＰＵ　１に対し、制御バ
ス３を通して割込要求信号ＩＲＱ’を発生し、その特定
した端末インターフェースより割込要求があったことを
ｃｐｕ　ｔに知らせる。

ＣＰＵ　１はこれにより、その特定した端末インターフ
ェースの割込みを受付け、データバス４により該端末と
通信を行う。通信が終了したならば、ｃｐｕ　ｔは高速
のプログラム書フェッチ・サイクルに切換えて動作を続
けることになる。

このように非ポーリング時にはｔｎで、また、ポーリン
グ時にはｔｐ　（ｔｐ＜　ｔｎ）のようにプログラム・
フェッチ・サイクルを切換えることでＣＰＵ　１の処理
能率を非ポーリング時と、ポーリング時とで共に最適と
なるようにする。

第２図は第１図の親局側の詳細な構成を示すブロック図
である。図中５はｃｐｕ　ｔのプログラムを記憶したプ
ログラムＲＯＭ　　（リードオンリーメモリ）、Ｂはゲ
ート、７はデイレイ回路であり、これらは制御バス３と
それぞれ接続しである。ポーリング回路２とＣＰＵ１側
とはゲートＢを介してバス接続しである。また、親局側
と子局側とはゲートＢを介してバス接続しである。ｃｐ
ｕ　ｔはプログラムＲＯＭのプログラムを現在のフェッ
チ・サイクルで順にフェッチ（取込み）シ、実行する。

前述のようにポーリング回路２はＣＰＬＩ　ｔのプログ
ラム・フェッチ・サイクルを利用して端末インターフェ
ース１０ａ〜１０ｎのポーリングを行う。すなわち、プ
ログラム・フェッチ・サイクル中はゲート６以後の制御
バス３の占有権はポーリング回路２が持つＯ ここで、プログラムψフェッチ・サイクル時間をｔ　　
［ｎｓ］　とすると、ｔはＣＰＵ　１がプログラムＲＯ
Ｍ　５をアクセスしている時間、すなわち、ＲＯＭ　５
のリードサイクルに等しい。ＲＯＭ　５のリードサイク
ルとは、ｃｐｕ　ｔがＲＯＭ　５のアドレスを出力し、
データ転送が完了したことを知らせるデータΦアクルツ
ジ信号（ＤＡＴＡＣ）をデイレイ回路７より受けとり、
データ転送が終了するまでの間を云う。プログラム惨フ
ェッチ・サイクル、すなわち、ＲＯＭ　５のリードサイ
クルは使用されるＲＯＭ　５の種類により決り、この例
ではｔ−３００ｎｓである。また、端末インターフェー
ス１０ａ〜１０ｎの応答速度、制御バス３の伝送遅延な
どから、この例では端末インターフェースをアクセスし
、データ転送が終了するまでに必要な時間ｔ′を８００
　ｎｓとすると、ポーリング回路２が各々の端末インタ
ーフェース１０ａ〜ｌＯｎに対してポーリングを行い、
割込要求を発生した端末インターフェースを特定するた
めには、ポーリングサイクルに６００　ｎｓ以上の時間
ｔ′を確保しなければならないので、ポーリング回路２
とｃｐｕ　ｔにデータφアクルッジ信号（ＤＡＴＡＣ）
を返すためのデイレイ回路７は第３図に示すように、Ｄ
ＡＴＡＣ出力のタイミングを非ポーリング時のプログラ
ム・フェッチ・サイクルｔｎ＝　３０’Ｏｎｓとポーリ
ング時のプログラム・フェッチ・サイクルｔｐ−８００
ｎｓの両フェッチ・サイクルを選択切換えできるように
ＣＰＵ　ｌを構成している。

従って、ＣＰＵ　１はポーリング回路２がポーリングす
る必要のない通常時にはフェッチ・サイクルｔｎ−３０
０ｎｓとして各種処理を実行し、ポーリング回路２がポ
ーリングする必要のあるポーリング時にはＣＰＵ　１は
ポーリングサイクルに適したフェッチ争サイクルｔｐ＝
８００　ｎｓでポーリングが終了するまで各種処理を実
行するようになるので、常に最適な処理能力で動作させ
ることが可能になる。

このように本装置は、代行ポーリング方式において、Ｃ
ＰＵ　　（制御部）には高速／低速の少なくとも２種の
プログラム・フェッチ・サイクルを切換えて使用するこ
とができる構成とし、ポーリングを行わない時、ＣＰＵ
はプログラム・フェッチ争サイクルを高速で実行する第
１のフェッチ・サイクルでプログラムをフェッチしつつ
制御を実行するようにし、端末より割込要求があったと
きはポーリング回路よりポーリング起動報知信号を発生
して、これにより、ＣＰＵが第２のフェッチ・サイクル
に切換えられ、ポーリング時に前記端末のポーリングが
可能な速度でＣＰＵはプログラムをフェッチするように
したものである。そのため、長いポーリング時間を要す
る場合にもポーリング回路は端末に対するポーリングを
支障なく実行できる他、非ポーリング時にはＣＰＵは高
速でプログラムをフェッチできるので、常に最適な処理
能力でＣＰＵを動作させつつ長いポーリングサイクルを
必要とするシステムに対しても対応することが出来るよ
うになる。そのため、ポーリングサイクルの制限を受け
ることがな（なるので、従来不可能であった制御バスの
延長が可能になるメリットも得られるようになる。

尚、本発明は上記し且つ図面に示す実施例に限定するこ
となく、その要旨を変更しない範囲内で適宜変形して実
施し得るものである。

の高速動作を維持し、端末より割込要求があったときは
端末のポーリングが可能な低速フェッチ・サイクルに切
換えて動作させることができるので、最適な処理能力で
制御部を動作させつつ長いポーリングサイクルを必要と
するシステムに対しても対応することが出来るようにし
たマルチメディア多重化装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の親局側の詳細な構成を示すブロック図、第３図
はプログラム・フェッチ・サイクルの例を示すタイムチ
ャート、第４図及び第５図は従来例を示すブロック図で
ある。 ｌ・・・ＣＰＵ　、　２・・・ボー゛リング回路、３・
・・制御バス、４・・・伝送バス、５・・・プログラム
ＲＯＭ　、６・・・ゲート、チー・・・デイレイ回路、
ｌＯａ〜ｌＯｎ・・・端末インターフェース。 出願人代理人　弁理士　鈴江武彦 第１図

Claims (1)

【特許請求の範囲】
1. 共有データバス上に複数の端末が接続され、プログラム
   を実行して制御を行う制御部の制御下において、該制御
   部と端末が通信できると共に制御部との通信は前記端末
   側からの割込要求発生時に前記制御部の前記データバス
   の使用の合間にポーリング回路により割込要求発生端末
   を検出して前記制御部に該端末の割込要求を行うことに
   より実施するマルチメディア多重化装置において、前記
   制御部はプログラム・フェッチ・サイクルを高速で実行
   する通常用の第１のフェッチ・サイクル及びポーリング
   時に前記端末のポーリングが可能な速度となる第２のフ
   ェッチ・サイクルの少なくとも２種を備えると共にポー
   リング起動報知信号により第２のフェッチ・サイクルに
   切換える構成とし、ポーリング回路は前記端末より割込
   要求があったとき前記ポーリング起動報知信号を発生す
   る機能を付加した構成としたことを特徴とするマルチメ
   ディア多重化装置。