JPS6149533A - 時分割多重化方式 - Google Patents
時分割多重化方式Info
- Publication number
- JPS6149533A JPS6149533A JP17114184A JP17114184A JPS6149533A JP S6149533 A JPS6149533 A JP S6149533A JP 17114184 A JP17114184 A JP 17114184A JP 17114184 A JP17114184 A JP 17114184A JP S6149533 A JPS6149533 A JP S6149533A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- speed
- division multiplexing
- operation speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕 一
本発明は、画像をティソクル信号化して多重伝送する。
１−うな場合等に用いられる高速ディジタル仏′弓の時
分−；り多重化方式の０良に関する。
分−；り多重化方式の０良に関する。
高速ディジクル信号の時分割多重化方式では、最高動作
速度か同期回路の動作速度て制御ｉドされないことか望
まれるう 〔従来の技術〕 従来の時分割多重化方式としては、ｎｃｌＩの信号に、
同！Ｉ！１用信号を含むチャンネルを付加し多重化を行
い、受信側でイ」加チャンネルの同期信号を検出し多重
分離を行う方式と、ｎＣ１１の信号の各々に特定時刻の
空タイムスロノ１を設け、同期用信号を挿入し、受信側
で、この同期用信号を検出して多重分離を行う方式があ
る。
速度か同期回路の動作速度て制御ｉドされないことか望
まれるう 〔従来の技術〕 従来の時分割多重化方式としては、ｎｃｌＩの信号に、
同！Ｉ！１用信号を含むチャンネルを付加し多重化を行
い、受信側でイ」加チャンネルの同期信号を検出し多重
分離を行う方式と、ｎＣ１１の信号の各々に特定時刻の
空タイムスロノ１を設け、同期用信号を挿入し、受信側
で、この同期用信号を検出して多重分離を行う方式があ
る。
しかしながら、前者、後者共受信側での同期用信号検出
の為に、同期回路の全部又は一部の動作速度は時分割多
重化後の伝送速度と等しく、同７９］ループの遅延時間
で最高動作速度が支配される問題点がある。
の為に、同期回路の全部又は一部の動作速度は時分割多
重化後の伝送速度と等しく、同７９］ループの遅延時間
で最高動作速度が支配される問題点がある。
このことは、特に異種のＩＣ（例えはＴ Ｔ Ｌ、−Ｅ
ＣＬ、ＥＣＬ−ＧａＡｓ ＩＣ）で構成される場合には
インタフェース回路のディレーが加算される為に顕著に
なる問題点がある。
ＣＬ、ＥＣＬ−ＧａＡｓ ＩＣ）で構成される場合には
インタフェース回路のディレーが加算される為に顕著に
なる問題点がある。
上記問題点は、複数チャンネルのディジクル信号を時分
割多重化を行うに際し、該複数チャンネルに、共通の同
期用信号と各チャンネルのアドレス信号を付加し時分割
多重化を行う本発明の時分割子重化方式により解決され
る。
割多重化を行うに際し、該複数チャンネルに、共通の同
期用信号と各チャンネルのアドレス信号を付加し時分割
多重化を行う本発明の時分割子重化方式により解決され
る。
本発明は、時分割多重化される各ＣＨに、共通の同期用
信号と各ＣＩ−１を示すアドレス信号を付加し、高速動
作が必要な多重化回路の簡単化（単なる直並列変換機能
のみ）を計り最高動作速度の」−昇を可能６．ニし、受
信側−この多重分離回路は同期検出やビットシフト回路
等を持たない単なる並直列変換機能のみとし、同期検出
は多重分離後の特定ＣＩの出力により行い、この特定Ｃ
Ｈのアドレスと伝送されて来た信号のＣ１０を示すアド
レス信号との比較を行い、送信側と受信側の（、、ｌｌ
が正規の状態になるように多重分離後の出力を切り替え
るようにするごとにより、同期ループの遅延時間で最高
動作速度が支配されることをなくし又多重化回路及び多
重分離回路に高速のＩＣを使用し同期検出回路に低速の
ＩＣを使用しインタフェース回路に遅延があっても動作
速度の低減をなくするようにしたものである。
信号と各ＣＩ−１を示すアドレス信号を付加し、高速動
作が必要な多重化回路の簡単化（単なる直並列変換機能
のみ）を計り最高動作速度の」−昇を可能６．ニし、受
信側−この多重分離回路は同期検出やビットシフト回路
等を持たない単なる並直列変換機能のみとし、同期検出
は多重分離後の特定ＣＩの出力により行い、この特定Ｃ
Ｈのアドレスと伝送されて来た信号のＣ１０を示すアド
レス信号との比較を行い、送信側と受信側の（、、ｌｌ
が正規の状態になるように多重分離後の出力を切り替え
るようにするごとにより、同期ループの遅延時間で最高
動作速度が支配されることをなくし又多重化回路及び多
重分離回路に高速のＩＣを使用し同期検出回路に低速の
ＩＣを使用しインタフェース回路に遅延があっても動作
速度の低減をなくするようにしたものである。
〔実施例〕。
第１図は本発明の実施例の時分割多重化方式のシステム
のブロック図、第２図は各ＣＨの信号の内容を示す図で
ある。
のブロック図、第２図は各ＣＨの信号の内容を示す図で
ある。
第１図中１〜４ば同期信号及びＣＩ−１アドレス信号挿
入部、５は多重化回路で車なる直並列変換機能のみを有
し、６は多重分離回路で単なる並直列変換機能のみを有
し、７はＣＨ倍信号切り替えるスイッチ部、８は同期検
出及びＣＨアドレス信号検出部、９はクロック発生器を
示し、第２図のＦは同期用信号を示す。
入部、５は多重化回路で車なる直並列変換機能のみを有
し、６は多重分離回路で単なる並直列変換機能のみを有
し、７はＣＨ倍信号切り替えるスイッチ部、８は同期検
出及びＣＨアドレス信号検出部、９はクロック発生器を
示し、第２図のＦは同期用信号を示す。
ここでは、１例として、４． ＣＨ多重の場合を例にと
り説明する。
り説明する。
ＣＨＩ〜ＣＨ４の信号には各ＣＨ毎に同期信号及びＣＨ
アドレス信号挿入部１〜４にて第２図に示す如く共通の
同期用信号Ｆと各ＣＨを示すアドレス００１，０１０，
０１１．１００を付加し、多重化回路５で多重化し、多
重分離回路６にてＣＨ倍信号分離する。
アドレス信号挿入部１〜４にて第２図に示す如く共通の
同期用信号Ｆと各ＣＨを示すアドレス００１，０１０，
０１１．１００を付加し、多重化回路５で多重化し、多
重分離回路６にてＣＨ倍信号分離する。
ＣＨ倍信号分離された、多重分離回路６の４０Ｈ目に出
力されるＣＨ倍信号り、同期検出及びＣ１Ｉアドレス信
号検出部８にて同期用信号Ｆを検出して同期をとり、こ
こに出力されたＣ Ｈのアドレス信号を検出し例えばＣ
１１２であれば、スイッチ部７を制御し、点線で示す如
く切り替え、正規の状態のＣＩ−１順にして出力する。
力されるＣＨ倍信号り、同期検出及びＣ１Ｉアドレス信
号検出部８にて同期用信号Ｆを検出して同期をとり、こ
こに出力されたＣ Ｈのアドレス信号を検出し例えばＣ
１１２であれば、スイッチ部７を制御し、点線で示す如
く切り替え、正規の状態のＣＩ−１順にして出力する。
尚クロックはクロック発生器９より供給される。
このようにすれば、多重化回路５及び多重分離回路６に
は速度変換等の制御線は必要がなく制御線による最高動
作速度の低下は全くな・い。
は速度変換等の制御線は必要がなく制御線による最高動
作速度の低下は全くな・い。
又ＣＨＩ 〜ＣＨ４の信号速度が例えば１００Ｍｂｐｓ
である場合、多重化回路５及び多重分離回路６は４００
Ｍｂｐｓで動作することになるが、同期用信号挿入検出
はＩｏｏＭｂｐｓの速度でよく、同期信号検出回路で最
高動作速度を支配されることはない。
である場合、多重化回路５及び多重分離回路６は４００
Ｍｂｐｓで動作することになるが、同期用信号挿入検出
はＩｏｏＭｂｐｓの速度でよく、同期信号検出回路で最
高動作速度を支配されることはない。
従来の方式では同期信号検出はカウンタのビットシフト
により行うのが一般的な為４００Ｍｂｐｓの動作速度が
必要でありだが本発明の場合は１００Ｍｂｐｓでよいこ
とになり、こればＣＨ数が多い程顕著になる。
により行うのが一般的な為４００Ｍｂｐｓの動作速度が
必要でありだが本発明の場合は１００Ｍｂｐｓでよいこ
とになり、こればＣＨ数が多い程顕著になる。
更に高速化をねらい、多重化回路５及び多重分離回路６
にＧａＡｓ１Ｃを使用した場合低速回路はＥＣＬとなる
が、ＥＣＬとＧａＡｓ１’Ｃのインタフェース回路に遅
延があっても動作速度の遅延はなく、各ＩＣの最適回路
構成にすることが出来る。
にＧａＡｓ１Ｃを使用した場合低速回路はＥＣＬとなる
が、ＥＣＬとＧａＡｓ１’Ｃのインタフェース回路に遅
延があっても動作速度の遅延はなく、各ＩＣの最適回路
構成にすることが出来る。
即ち同期信号の挿入検出が、多重化される前の信号の速
度にほぼ等しく、又多重化回路、多重分離回路との制御
線のやりとりがなく、全体構成が簡単化され、高速側（
多重化、多重分離化）と低速側（同期信号挿入、同期信
号検出）に異なった種類のｒｃを使用しても、その間の
遅延時間が問題にならない為、高速側のｒｃの動作速度
の上限近く迄動作させることが出来又ＬＳＩ化にも適す
る。
度にほぼ等しく、又多重化回路、多重分離回路との制御
線のやりとりがなく、全体構成が簡単化され、高速側（
多重化、多重分離化）と低速側（同期信号挿入、同期信
号検出）に異なった種類のｒｃを使用しても、その間の
遅延時間が問題にならない為、高速側のｒｃの動作速度
の上限近く迄動作させることが出来又ＬＳＩ化にも適す
る。
以上詳細に説明せる如く本発明によれば、最高動作速度
が、同期回路の動作速度で制限されることはなく、又高
速側と低速側が異種のＩＣで構成゛されても、インタフ
ェース回路の遅延が問題になることはなく、高速側ＩＣ
の速度上限近く迄動作させることが出来る効果がある。
が、同期回路の動作速度で制限されることはなく、又高
速側と低速側が異種のＩＣで構成゛されても、インタフ
ェース回路の遅延が問題になることはなく、高速側ＩＣ
の速度上限近く迄動作させることが出来る効果がある。
４１図面の１ｉ１１車な説明
第１図は本発明の実施例の時分割多重化方式のシステム
のブロック図、 第２図は各ＣＨの信号の内容を示す図である。
のブロック図、 第２図は各ＣＨの信号の内容を示す図である。
図において、
１〜４は同期信号及びＣＨアドレス信号挿入部、５は多
重化回路、 ６は多重分離回路、 ７はスイッチ部、 ８ば同期検出及びＣＨアドレス信月検出部、９はクロッ
ク発生器を示す。
重化回路、 ６は多重分離回路、 ７はスイッチ部、 ８ば同期検出及びＣＨアドレス信月検出部、９はクロッ
ク発生器を示す。
Claims (1)
- 複数チャンネルのディジタル信号を時分割多重化を行う
に際し、該複数チャンネルに、共通の同期用信号と各チ
ャンネルのアドレス信号を付加し時分割多重化を行うこ
とを特徴とする時分割多重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17114184A JPS6149533A (ja) | 1984-08-17 | 1984-08-17 | 時分割多重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17114184A JPS6149533A (ja) | 1984-08-17 | 1984-08-17 | 時分割多重化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149533A true JPS6149533A (ja) | 1986-03-11 |
Family
ID=15917744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17114184A Pending JPS6149533A (ja) | 1984-08-17 | 1984-08-17 | 時分割多重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149533A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0333122A2 (en) * | 1988-03-14 | 1989-09-20 | Fujitsu Limited | Method and apparatus for frame synchronization |
| JPH02256333A (ja) * | 1988-12-13 | 1990-10-17 | Shiyoudenriyoku Kosoku Tsushin Kenkyusho:Kk | 無線通信システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4842757A (ja) * | 1971-09-30 | 1973-06-21 |
-
1984
- 1984-08-17 JP JP17114184A patent/JPS6149533A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4842757A (ja) * | 1971-09-30 | 1973-06-21 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0333122A2 (en) * | 1988-03-14 | 1989-09-20 | Fujitsu Limited | Method and apparatus for frame synchronization |
| JPH02256333A (ja) * | 1988-12-13 | 1990-10-17 | Shiyoudenriyoku Kosoku Tsushin Kenkyusho:Kk | 無線通信システム |
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