JPS62155641A - フレ−ム同期回路 - Google Patents
フレ−ム同期回路Info
- Publication number
- JPS62155641A JPS62155641A JP60296777A JP29677785A JPS62155641A JP S62155641 A JPS62155641 A JP S62155641A JP 60296777 A JP60296777 A JP 60296777A JP 29677785 A JP29677785 A JP 29677785A JP S62155641 A JPS62155641 A JP S62155641A
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- JP
- Japan
- Prior art keywords
- circuit
- clock
- frame
- output
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は時間分割多重しｔ複数のディジタル信号のフレ
ーム同期をとる回路に関するものである。
ーム同期をとる回路に関するものである。
従来の技術
ディジタル信号を時分割多重して伝送する場合、通常、
送信側ではフレームを構成し、そのフレームの先頭にフ
レームパターンと呼ばれる特殊なパターンを挿入する。
送信側ではフレームを構成し、そのフレームの先頭にフ
レームパターンと呼ばれる特殊なパターンを挿入する。
受信側ではこのフレームパターン全検出して、フレーム
同期をとることによりフレーム位置を判断し、もとの信
号に分離している。フレーム同期回路は第２図に示した
ように、シフトレジスタ２１の並列出力からパターン検
出回路２２でフレーム位置を検出し、同期保護回路２ｏ
に入る。同期保護回路２０の動作はフレームカウンタ２
３のフレーム位置との一致・不一致を論理積２４．２４
’ で検出する。不一致が連続して続くと競合カウン
タ２６の検出窓２６がひらき、フレームカウンタ２３を
リセットする。以上の動作によりフレーム同期をとるこ
とが出来る。
同期をとることによりフレーム位置を判断し、もとの信
号に分離している。フレーム同期回路は第２図に示した
ように、シフトレジスタ２１の並列出力からパターン検
出回路２２でフレーム位置を検出し、同期保護回路２ｏ
に入る。同期保護回路２０の動作はフレームカウンタ２
３のフレーム位置との一致・不一致を論理積２４．２４
’ で検出する。不一致が連続して続くと競合カウン
タ２６の検出窓２６がひらき、フレームカウンタ２３を
リセットする。以上の動作によりフレーム同期をとるこ
とが出来る。
しかし、この方式を例えば４００Ｍ多重変換装置に適用
する場合、４００ＭＨ２というクロ・ツクレートで動作
する高速論理回路を多数必要とし、経済性に難点がある
。
する場合、４００ＭＨ２というクロ・ツクレートで動作
する高速論理回路を多数必要とし、経済性に難点がある
。
これを解決する方法として並列検出形フレーム同期方式
がある（例えば、犬竹他：研究実用化報告、第２６巻、
第１号、Ｐ１１６）。この方式によるパターン検出部の
構成図を第３図に示す。高次群信号段でフレーム同期を
とらずに高次群クロックを分周回路３ｏで分周し、この
クロックで動作する並直列変換回路２７でまずチャンネ
ル≠１〜チャンネルナ４の４つの低次群信号に多重分離
し、多重分離後の４つの低次群信号に対して並列に動作
する同期パターン検出部２８と同期保護回路３１とを設
置してフレーム同期をとる方式である。同期保護回路３
１は第２図２０と同じ働きをするので説明は省略する。
がある（例えば、犬竹他：研究実用化報告、第２６巻、
第１号、Ｐ１１６）。この方式によるパターン検出部の
構成図を第３図に示す。高次群信号段でフレーム同期を
とらずに高次群クロックを分周回路３ｏで分周し、この
クロックで動作する並直列変換回路２７でまずチャンネ
ル≠１〜チャンネルナ４の４つの低次群信号に多重分離
し、多重分離後の４つの低次群信号に対して並列に動作
する同期パターン検出部２８と同期保護回路３１とを設
置してフレーム同期をとる方式である。同期保護回路３
１は第２図２０と同じ働きをするので説明は省略する。
そして同期形態に対応したチャンネル指定に従って、チ
ャンネル入替回路２９で４つの低次群信号を所定のチャ
ン坏ル順序に入れ替える。
ャンネル入替回路２９で４つの低次群信号を所定のチャ
ン坏ル順序に入れ替える。
しかし、この方式はチャンネル入替回路２９が必要で回
路が複雑となる欠点があり、また、多重分離した４つの
チャンネルの間で１ビット位相がずれるという欠点があ
った。例えば、フレームパターンが高次群信号で’１１
１１００００１１１１ｏｏｏｏ’のトキチャンネル≠１
〜チャンネル≠４の出力が第４図に示したよりな後期状
態で同期が確立したとすると、チャンネル尋４の位相が
他のチャンネル＋１〜す３よりも１ビ、ト早くなる。
路が複雑となる欠点があり、また、多重分離した４つの
チャンネルの間で１ビット位相がずれるという欠点があ
った。例えば、フレームパターンが高次群信号で’１１
１１００００１１１１ｏｏｏｏ’のトキチャンネル≠１
〜チャンネル≠４の出力が第４図に示したよりな後期状
態で同期が確立したとすると、チャンネル尋４の位相が
他のチャンネル＋１〜す３よりも１ビ、ト早くなる。
このような位相ずれに対し位相まで一致させてチャンネ
ル入れ替えを行なう回路は非常に複雑となる欠点があっ
た。
ル入れ替えを行なう回路は非常に複雑となる欠点があっ
た。
発明が解決しようとする問題点
以上説明したように従来の時分割多重分離回路は、フレ
ーム同期の後にチャンネル入れ替えが必要となる欠点が
あった。
ーム同期の後にチャンネル入れ替えが必要となる欠点が
あった。
問題点を解決するための手段
本発明は上記問題点を解決するため、２クロツクの間に
全てのフレーム検出器でフレーム検出が行わね１、かつ
１クロツクの間では全部のフレーム検出が一致しないと
き、直並列変換回路を制御する分周器の動作を所定のク
ロック数だけ禁止するものである。
全てのフレーム検出器でフレーム検出が行わね１、かつ
１クロツクの間では全部のフレーム検出が一致しないと
き、直並列変換回路を制御する分周器の動作を所定のク
ロック数だけ禁止するものである。
作用
本発明は上記した構成により、チャンネル入替回路を不
用とする。
用とする。
実施例
第１図は本発明による時分割多重分離回路の一実施例の
ブロック図である。
ブロック図である。
入力データは、高次クロ、ツクを分周器２で分周された
クロックにより、並直列変換回路１で４つの低次群デー
タに変換される。このデータはパターン検出回路３−１
〜３−４によりフレーム検出が行なわ力、チャンネル＋
１〜≠４の位相が、送られてきたデータチャン坏ルと位
相が合っておね。
クロックにより、並直列変換回路１で４つの低次群デー
タに変換される。このデータはパターン検出回路３−１
〜３−４によりフレーム検出が行なわ力、チャンネル＋
１〜≠４の位相が、送られてきたデータチャン坏ルと位
相が合っておね。
ば、アンドゲート６からフレーム検出パルスが出力され
、同期保護回路７で同期が確立する。同期保護回路は第
２図２ｏと同じ働きをするので、動作説明は省略する３
） 次にチャンネル尋１〜≠４と送信されてきたデータとの
位相がずれ、同期がはずれている場合の同期確立過程に
ついて説明する。４−１〜４−３は低次群でのフレーム
検出パルスを１ビ・ノド遅らせるためのＤフリップフロ
ップである。
、同期保護回路７で同期が確立する。同期保護回路は第
２図２ｏと同じ働きをするので、動作説明は省略する３
） 次にチャンネル尋１〜≠４と送信されてきたデータとの
位相がずれ、同期がはずれている場合の同期確立過程に
ついて説明する。４−１〜４−３は低次群でのフレーム
検出パルスを１ビ・ノド遅らせるためのＤフリップフロ
ップである。
今フレーム同期がはずれ、同期保護回路７の出力が′Ｈ
′であると検出窓９は開いている。１に直並列変換回路
１の出力が第４図のようにチャンネル４−１〜≠４と送
られてきたデータの位相がすね、ていたとすると論理積
ゲート６−３の出力は＃Ｈ＃となり、オアゲート８が′
Ｈ′となり、アントゲ−１９の出力は′ＨＩとなる。こ
の出力の高次群クロック巾を持つ立上りパルスをアンド
ゲート１１とＤう、ソテ１ｏで作る。このパルスによっ
て％分周器２のクロソクィネールブ端子１２に入力し、
１クロツク分だけ分周動作をとめる。この分周動作の禁
止により、カウンタ出力の位相が１クロツクすね、る。
′であると検出窓９は開いている。１に直並列変換回路
１の出力が第４図のようにチャンネル４−１〜≠４と送
られてきたデータの位相がすね、ていたとすると論理積
ゲート６−３の出力は＃Ｈ＃となり、オアゲート８が′
Ｈ′となり、アントゲ−１９の出力は′ＨＩとなる。こ
の出力の高次群クロック巾を持つ立上りパルスをアンド
ゲート１１とＤう、ソテ１ｏで作る。このパルスによっ
て％分周器２のクロソクィネールブ端子１２に入力し、
１クロツク分だけ分周動作をとめる。この分周動作の禁
止により、カウンタ出力の位相が１クロツクすね、る。
同様に２（または３）クロック分位相がずレタときには
アンドゲート６−２（または５−１）からパルスが出力
される。以上の動作は、低次群の位相が合って、全フレ
ーム一致パルス出力が論理積ゲート６から出力されるま
で続く。この全フレーム一致パルスによりフレーム同期
が確立する。なお、１３はパルス発生回路である。
アンドゲート６−２（または５−１）からパルスが出力
される。以上の動作は、低次群の位相が合って、全フレ
ーム一致パルス出力が論理積ゲート６から出力されるま
で続く。この全フレーム一致パルスによりフレーム同期
が確立する。なお、１３はパルス発生回路である。
以上説明した実施例では位相ずれに対し１クロツクだけ
カウント動作を禁止する回路で説明したが、同期復帰時
間を短かくするためには位相ずれ量に応じて分周器２の
動作（ｉｌ−１〜３クロ・ツクの間で禁止する（例えば
位相が２クロ・ツク分ずれたときには２クロツク分周器
動作をとめる）回路を用いハ５ば良いことは明らかであ
る。
カウント動作を禁止する回路で説明したが、同期復帰時
間を短かくするためには位相ずれ量に応じて分周器２の
動作（ｉｌ−１〜３クロ・ツクの間で禁止する（例えば
位相が２クロ・ツク分ずれたときには２クロツク分周器
動作をとめる）回路を用いハ５ば良いことは明らかであ
る。
発明の詳細
な説明したように本発明によれば、高速で動作する高速
論理回路を少なくした上で、チャンネル入替回路を不用
とし、位相ずれなく所定チャンネルに所定出力を得るこ
とが出来る。
論理回路を少なくした上で、チャンネル入替回路を不用
とし、位相ずれなく所定チャンネルに所定出力を得るこ
とが出来る。
第１図は本発明の一実施例のフレーム同期回路のブロッ
ク図、第２図および第３図は従来例のフレーム同期回路
のプロ・ツク図、第４図は動作の説明図である。 １・・・・直並列変換回路、２・・・・・・分周器、３
〜３〜・・・・・・フレームパターン検出回路、ｒｓ−
１，５−２゜５−３・・・・・・位相ずれ検出回路。 第３図 第４図 一ロ二′〜３７）−Ａ町″杯
ク図、第２図および第３図は従来例のフレーム同期回路
のプロ・ツク図、第４図は動作の説明図である。 １・・・・直並列変換回路、２・・・・・・分周器、３
〜３〜・・・・・・フレームパターン検出回路、ｒｓ−
１，５−２゜５−３・・・・・・位相ずれ検出回路。 第３図 第４図 一ロ二′〜３７）−Ａ町″杯
Claims (1)
- 入力クロックを分周する分周器と、前記分周器の出力位
相により時分割多重された入力データ信号をもとの複数
の信号に分割する直並列変換回路と、前記直並列変換回
路により分離された複数の信号のフレームパターンを検
出する複数のフレーム検出器と、前記直並列変換回路に
より分離された複数の信号の位相ずれを検出する検出回
路と、位相ずれが検出されたとき所定のクロック数のパ
ルスを発生する回路と、前記パルス発生器の出力により
、前記カウンタのカウント動作を所定クロックだけ禁止
する回路とで構成されることを特徴とするフレーム同期
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296777A JPS62155641A (ja) | 1985-12-27 | 1985-12-27 | フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296777A JPS62155641A (ja) | 1985-12-27 | 1985-12-27 | フレ−ム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62155641A true JPS62155641A (ja) | 1987-07-10 |
Family
ID=17837997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296777A Pending JPS62155641A (ja) | 1985-12-27 | 1985-12-27 | フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62155641A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05268207A (ja) * | 1992-01-14 | 1993-10-15 | Nec Corp | フレーム同期システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928099A (ja) * | 1982-08-09 | 1984-02-14 | Nippon Sogo Bosui Kk | 缶内流体の圧送装置 |
-
1985
- 1985-12-27 JP JP60296777A patent/JPS62155641A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928099A (ja) * | 1982-08-09 | 1984-02-14 | Nippon Sogo Bosui Kk | 缶内流体の圧送装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05268207A (ja) * | 1992-01-14 | 1993-10-15 | Nec Corp | フレーム同期システム |
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