JP2687325B2 - 分周回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses
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- H03K23/68—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is a non-integer
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、クロツク周波数をある１つの所定の周波数
に分周する分周回路に関する。 〔従来の技術〕 スイツチド・キヤパシタ・フイルタ（以下、SCFとす
る）を用いたフイルタ内蔵コーデツクを設計する際、一
般にコーダ側のアナログ入力の後段に折返し歪除去用の
アンチ・エイリアス・フイルタが、さらにバンド・パス
・フイルタ等が挿入される。これらのフイルタはSCFで
構成されているため、その特性上、直接SCFを駆動する
クロツク周波数は一定であることが要求されている。と
ころが、T1搬送方式ではクロツク周波数が1.536MHZある
いは1.544MHZ、CCITT勧告による搬送方式ではクロツク
周波数が2.048MHZであるので、従来はT1搬送方式に対し
ては2/3に、CC−ITT勧告による搬送方式に対しては1/2
にそれぞれクロツクを分周して1.024MHZのフイルタ用ク
ロツク周波数を得ていた。 〔発明が解決しようとする問題点〕 そのために従来から種々の分周回路が考案されている
が、回路が複雑になって素子数が多く、回路をLSIで設
計すると占有面積が大きくなるという問題点があった。 本発明の目的は、簡単な構成によって、素子数が少な
く、占有面積が小さい分周回路を提供することにある。 〔問題点を解決するための手段〕 本発明は搬送方式毎に異なる周波数f1、f2のクロツク
信号に対応して第１、第２の制御信号をそれぞれ選択す
ることにより、所定の第１、第２の整数をｎ、ｋとして
周波数 の信号を出力するものであり、本発明の分周回路は、第
１の制御信号が所定の第１の論理レベルの場合にはクロ
ツク信号の周波数と同じ周波数のパルス信号を出力し、
所定の第１の論理レベルと相反する論理レベルの場合に
は同期信号が入力されているときに一定値を示し、入力
されていないときにクロツク信号の周波数と同じ周波数
のパルス信号を出力するクロツク制御回路と、第２の制
御信号が所定の第２の論理レベルの場合にはパルス信号
に対して1/nに分周された分周信号を出力し、所定の第
２の論理レベルと相反する論理レベルの場合には所定の
第３の整数をｍとしてパルス信号に対して1/mに分周さ
れた分周信号を出力する分周器と、第２の制御信号が所
定の第２の論理レベルの場合には前記分周信号に対して
ｋ倍に倍周された信号を出力し、所定の第２の論理レベ
ルと相反する論理レベルの場合には前記分周信号に対し
てmf1／mf2倍に倍周された信号を出力する選択回路とを
有している。 〔実施例〕 以下、本発明の実施例について図面を参照して説明す
る。 第１図は本発明の一実施例に係る分周回路の構成図で
ある。本実施例はクロツク制御回路１、分周器２および
選択回路３から構成される。クロツク制御回路１はイン
バータ４、７およびナンド回路５、６からなり、制御信
号1544SELが“0"のときにはクロツク信号CLOCKの反転信
号であるパルスΦおよび非反転信号であるパルスΦを出
力し、制御信号1544SELが“1"のときには、それぞれ通
常はクロツク信号CLOCKの反転信号、非反転信号である
が同期信号FSが入力されている間は“0"、“1"となるパ
ルスΦ、パルスを出力する。分周器２はフリツプフロ
ツプFF1、FF2、インバータ８、10およびオアナンド回路
９からなり、第２の制御信号T1SELが“0"のときにはパ
ルスΦに対して1/2に分周された信号Q2がフリツプフロ
ツプFF2から出力され、“1"のときにはパルスΦに対し
て1/3に分周されたQ2がフリツプフロツプFF2から出力さ
れる。なおフリツプフロツプFF1、FF2はそれぞれセツト
信号▲▼、リセツト信号MRによりセツト可能、リセ
ツト可能なマスターフリツプフロツプMFF1、MFF2とこの
マスターフリツプフロツプMFF1、MFF2に保持されたデー
タを読出すためのスレーブフリツプフロツプSFF1、SFF2
を有するスタテイツク型Ｄフリツプフロツプであり、第
２図、第３図にそれぞれフリツプフロツプFF1、FF2の回
路例を示す。選択回路３はナンド回路11〜16からなり、
第２の制御信号T1SELが“0"のときには分周器２のフリ
ツプフロツプFF2の出力信号Q2を出力端子1024UTに出
力し、“1"のときには分周器２のフリツプフロツプFF2
の出力信号Q2からパルスΦに対して2/3に分周された信
号を求め、出力端子1024UTに出力する。なお、制御信
号1544SELおよびT1SELは不図示の制御装置によって、CC
ITT勧告による搬送方式のクロツク周波数2.048MHZ、T1
搬送方式のクロツク周波数1.536MHZ、1.544MHZのそれぞ
れに対応して表１のような値に設定される。 さて、CCITT勧告による搬送方式の場合の本実施例の
動作を第４図のタイミングチヤートを参照して説明す
る。 まず、CCITT勧告による搬送方式ではフレーム同期用
の同期信号FSの周波数が8KHZ、クロツク周波数が2.048M
HZであるから、制御信号T1S、1544SELの論理が表１に示
されるようにそれぞれ“0"、“0"と設定される。制御信
号1544SELが“0"であるので、クロツク制御回路１にお
いてナンド回路６の出力は常に“1"になり、それぞれク
ロツク信号CLCKの反転信号、非反転信号であるパルス
Φ、が出力される。また、制御信号T1SELが“0"であ
るので分周器２内のインバータ10の出力は“1"となり、
オアナンド回路９に入力されるフリツプフロツプFF1の
出力Q1はマスクされ、フリツプフロツプFF2の入力D2に
はフリツプフロツプFF2の出力Q2の反転信号のみが入力
されることになり、単純なバイナリー・カウンタが構成
され、出力Q2はパルスΦに対して1/2に分周された信号
となる。さらに、“0"の制御信号T1SELおよび“1"のイ
ンバータ10の出力信号がそれぞれ選択回路３のナンド回
路15、ナンド回路14に入力されるからナンド回路14のみ
ゲートが開いてナンド回路16の出力端子1024UTにはフ
リツプフロツプFF2の出力Q2と同じ出力波形が得られ
る。このようにして、2.048MHZのクロツク信号CLOCKは1
/2に分周され、クロツク信号CLOCKの256個のパルスに対
して128個のパルスを持つ周波数1.024MHZの信号が得ら
れる。なお、同期信号FSと同期し、かつ時間幅がクロツ
ク信号CLOCKの周期の1/2であるリセツト信号Ｒによりフ
リツプフロツプFF2の出力Q2は“1"となり、同期信号FS
が“1"になった時選択回路３の出力が必らず“1"になる
ようにしている。 次に、T1搬送方式ではフレーム同期用の同期信号FSが
8KHZ、クロツク周波数は1.536MHZと1.544MHZがあるが、
まずクロツク周波数が1.536MHZの場合について第５図の
タイミングチヤートを参照して説明する。 この場合制御信号T1SEL、1544SELの論理が表１に示さ
れるようにそれぞれ“1"、“0"と設定される。制御信号
1544SELが“0"であるので、クロツク制御回路１におい
てナンド回路６の出力は常に“1"になり、それぞれクロ
ツク信号CLOCKの反転信号、非反転信号であるパルス
Φ、が出力される。また、制御信号T1SELが“1"であ
るので分周器２内のインバータ10の出力は“0"となり、
オアナンド回路９の出力はフリツプフロツプFF1の出力Q
1とフリツプフロツプFF2の出力Q2に依存し、出力Q1、Q2
が共に“1"の時に“0"となり、出力Q1、Q2のうちいずれ
か一方または両方が“0"の場合には“1"となる。 さて、時刻t1に、リセツト信号Ｒがリセツト信号MRと
してフリツプフロツプFF2に入力されるとともに、イン
バータ８を介してリセツト信号Ｒの反転信号がセツト信
号MSとしてフリツプフロツプFF1に入力される。この
時、パルスΦは“0"であるからフリツプフロツプFF1の
マスターフリツプフロツプMFF1の出力▲▼は“1"
となり、そのデータは保持され、またスレーブフリップ
フロップSFF1は読み出し状態にあるので出力Q1は“0"と
なる。一方、フリツプフロツプFF2のマスターフリツプ
フロツプMFF2の出力▲▼は“0"になり、そのデー
タは保持され、またスレーブフリツプフロツプSFF2は読
出し状態にあるので出力Q2は“1"となる。時刻t2にパル
スΦが“1"に立上ると、フリツプフロツプFF2の出力Q2
は“1"であるのでフリツプフロツプFF1のマスターフリ
ツプフロツプMFF1の出力▲▼は“1"から“0"に反
転する。さらに、時刻t3にパルスΦが“0"に立下がる
と、フリツプフロツプFF1のスレーブフリツプフロツプS
FF1の出力Q1は“0"から“1"に反転し、フリツプフロツ
プFF2の出力Q2が“1"であることからオアナンド回路９
の出力は“0"となる。時刻t4にパルスΦが“1"に立上る
と、フリツプフロツプFF2のマスターフリツプフロツプ
のMFF2の出力▲▼が“0"から“1"に反転し、以下
同様に動作して、フリツプフロツプFF1、FF2からクロツ
ク信号CLOCKに対して1/3に分周された信号▲▼、
Q1、▲▼、Q2が出力される。フリツプフロツプFF
2の出力▲▼、Q2はナンド回路11に入力し、出力
▲▼が“0"から“1"に立上る時0.5クロツク分
“0"になる出力が得られる。また、フリツプフロツプFF
1の出力▲▼とフリツプフロツプFF2の出力Q2はナ
ンド回路12に入力し、フリツプフロツプFF2の出力Q2が
“0"から“1"に立上る時0.5クロック分“0"になる出力
が得られる。さらにナンド回路11とナンド回路12の各出
力はナンド回路13に入力し、クロツク信号CLOCKに対し
て2/3に分周された信号、すなわち1.536MHZ×2/3＝1.02
4MHZの周波数の信号がナンド回路13から出力される。と
ころで、制御信号T1SELは“1"であるからインバータ10
の出力は“0"となるので選択回路３のナンド回路14とナ
ンド回路15のうちナンド回路15のみゲートが開き、ナン
ド回路13の出力が出力端子1024UTに出力される。この
ようにして、1.536MHZのクロツク信号CLOCKは2/3に分周
され、クロツク信号CLOCKの192個のパルスに対して128
個のパルスを持つ周波数1.024MHZの信号が得られる。 次に、クロツク周波数が1.544MHZの場合について第６
図のタイミングチヤートを参照して説明する。この場
合、制御信号T1SEL、1544SELの論理は表１に示したよう
にともに“1"に設定される。制御信号1544SELが“1"で
あるので、ナンド回路６の出力は同期信号FSの反転信号
になり、フリツプフロツプFF1、FF2に入力されるパルス
Φはクロツク信号CLOCKの反転信号と同期信号FSの反転
信号の論理積をとった信号となる。 さて時刻t1に、リセツト信号Ｒがリセツト信号MRとし
てフリツプフロツプFF2に入力されるとともに、インバ
ータ８を介してリセツト信号Ｒの反転信号がセツト信号
MSとしてフリツプフロツプFF1に入力される。この時、
パルスΦは“0"であるからフリツプフロツプFF1のマス
ターフリツプフロツプMFF1の出力▲▼は“1"とな
り、そのデータは保持され、またスレーブフリツプフロ
ツプSFF1は読み出し状態にあるので出力Q1は“0"とな
る。一方、フリツプフロツプFF2のマスターフリツプフ
ロツプMFF2の出力▲▼は“0"になり、そのデータ
は保持され、またスレーブフリツプフロツプSFF2は読み
出し状態にあるので出力Q2は“1"となる。そして、ナン
ド回路11、12、13およびナンド回路15、16を介して出力
端子1024UTに状態“1"が出力される。さらに、時刻t2
にクロツク信号CLOCKが立下っても、このとき同期信号F
Sは“1"であるのでパルスΦは立上らない。そして、同
期信号FSが“0"となり、かつクロツク信号CLOCKが立下
る時刻t3においてようやくパルスΦが立上ることにな
る。同様にして、パルスは時刻t1から時刻t3まで状態
“1"を保つので、この間はフリツプフロツプFF1、FF2の
各出力▲▼、Q1、▲▼、Q2が変化せず、出
力端子1024OUTに出力される信号も“1"のままである。
時刻t3以降の動作はクロツク周波数が1.536MHZの場合と
まったく同様である。このようにして、1.544MHZのクロ
ツク信号CLOCKは同期信号FSが出力されている間の１パ
ルスを除いて2/3に分周され、クロツク信号CLOCKの193
個のパルスに対して128個のパルスを持つ周波数1.024MH
Zの信号が得られる。 本実施例では、フリツプフロツプの回路としてCMＳ
型式の回路で説明したが、他の型式の論理回路にも置き
換えることは可能である。 〔発明の効果〕 以上説明したように本発明によると、T1搬送方式並び
にCCITT勧告による方式のどちらのクロツク周波数にも
対応して、所定の周波数の内部クロツク周波数を得るこ
とができる。また、回路は簡単な構成をしているので、
素子数が少なく、占有面積を小さくすることができるの
でLSI化に適している。
に分周する分周回路に関する。 〔従来の技術〕 スイツチド・キヤパシタ・フイルタ（以下、SCFとす
る）を用いたフイルタ内蔵コーデツクを設計する際、一
般にコーダ側のアナログ入力の後段に折返し歪除去用の
アンチ・エイリアス・フイルタが、さらにバンド・パス
・フイルタ等が挿入される。これらのフイルタはSCFで
構成されているため、その特性上、直接SCFを駆動する
クロツク周波数は一定であることが要求されている。と
ころが、T1搬送方式ではクロツク周波数が1.536MHZある
いは1.544MHZ、CCITT勧告による搬送方式ではクロツク
周波数が2.048MHZであるので、従来はT1搬送方式に対し
ては2/3に、CC−ITT勧告による搬送方式に対しては1/2
にそれぞれクロツクを分周して1.024MHZのフイルタ用ク
ロツク周波数を得ていた。 〔発明が解決しようとする問題点〕 そのために従来から種々の分周回路が考案されている
が、回路が複雑になって素子数が多く、回路をLSIで設
計すると占有面積が大きくなるという問題点があった。 本発明の目的は、簡単な構成によって、素子数が少な
く、占有面積が小さい分周回路を提供することにある。 〔問題点を解決するための手段〕 本発明は搬送方式毎に異なる周波数f1、f2のクロツク
信号に対応して第１、第２の制御信号をそれぞれ選択す
ることにより、所定の第１、第２の整数をｎ、ｋとして
周波数 の信号を出力するものであり、本発明の分周回路は、第
１の制御信号が所定の第１の論理レベルの場合にはクロ
ツク信号の周波数と同じ周波数のパルス信号を出力し、
所定の第１の論理レベルと相反する論理レベルの場合に
は同期信号が入力されているときに一定値を示し、入力
されていないときにクロツク信号の周波数と同じ周波数
のパルス信号を出力するクロツク制御回路と、第２の制
御信号が所定の第２の論理レベルの場合にはパルス信号
に対して1/nに分周された分周信号を出力し、所定の第
２の論理レベルと相反する論理レベルの場合には所定の
第３の整数をｍとしてパルス信号に対して1/mに分周さ
れた分周信号を出力する分周器と、第２の制御信号が所
定の第２の論理レベルの場合には前記分周信号に対して
ｋ倍に倍周された信号を出力し、所定の第２の論理レベ
ルと相反する論理レベルの場合には前記分周信号に対し
てmf1／mf2倍に倍周された信号を出力する選択回路とを
有している。 〔実施例〕 以下、本発明の実施例について図面を参照して説明す
る。 第１図は本発明の一実施例に係る分周回路の構成図で
ある。本実施例はクロツク制御回路１、分周器２および
選択回路３から構成される。クロツク制御回路１はイン
バータ４、７およびナンド回路５、６からなり、制御信
号1544SELが“0"のときにはクロツク信号CLOCKの反転信
号であるパルスΦおよび非反転信号であるパルスΦを出
力し、制御信号1544SELが“1"のときには、それぞれ通
常はクロツク信号CLOCKの反転信号、非反転信号である
が同期信号FSが入力されている間は“0"、“1"となるパ
ルスΦ、パルスを出力する。分周器２はフリツプフロ
ツプFF1、FF2、インバータ８、10およびオアナンド回路
９からなり、第２の制御信号T1SELが“0"のときにはパ
ルスΦに対して1/2に分周された信号Q2がフリツプフロ
ツプFF2から出力され、“1"のときにはパルスΦに対し
て1/3に分周されたQ2がフリツプフロツプFF2から出力さ
れる。なおフリツプフロツプFF1、FF2はそれぞれセツト
信号▲▼、リセツト信号MRによりセツト可能、リセ
ツト可能なマスターフリツプフロツプMFF1、MFF2とこの
マスターフリツプフロツプMFF1、MFF2に保持されたデー
タを読出すためのスレーブフリツプフロツプSFF1、SFF2
を有するスタテイツク型Ｄフリツプフロツプであり、第
２図、第３図にそれぞれフリツプフロツプFF1、FF2の回
路例を示す。選択回路３はナンド回路11〜16からなり、
第２の制御信号T1SELが“0"のときには分周器２のフリ
ツプフロツプFF2の出力信号Q2を出力端子1024UTに出
力し、“1"のときには分周器２のフリツプフロツプFF2
の出力信号Q2からパルスΦに対して2/3に分周された信
号を求め、出力端子1024UTに出力する。なお、制御信
号1544SELおよびT1SELは不図示の制御装置によって、CC
ITT勧告による搬送方式のクロツク周波数2.048MHZ、T1
搬送方式のクロツク周波数1.536MHZ、1.544MHZのそれぞ
れに対応して表１のような値に設定される。 さて、CCITT勧告による搬送方式の場合の本実施例の
動作を第４図のタイミングチヤートを参照して説明す
る。 まず、CCITT勧告による搬送方式ではフレーム同期用
の同期信号FSの周波数が8KHZ、クロツク周波数が2.048M
HZであるから、制御信号T1S、1544SELの論理が表１に示
されるようにそれぞれ“0"、“0"と設定される。制御信
号1544SELが“0"であるので、クロツク制御回路１にお
いてナンド回路６の出力は常に“1"になり、それぞれク
ロツク信号CLCKの反転信号、非反転信号であるパルス
Φ、が出力される。また、制御信号T1SELが“0"であ
るので分周器２内のインバータ10の出力は“1"となり、
オアナンド回路９に入力されるフリツプフロツプFF1の
出力Q1はマスクされ、フリツプフロツプFF2の入力D2に
はフリツプフロツプFF2の出力Q2の反転信号のみが入力
されることになり、単純なバイナリー・カウンタが構成
され、出力Q2はパルスΦに対して1/2に分周された信号
となる。さらに、“0"の制御信号T1SELおよび“1"のイ
ンバータ10の出力信号がそれぞれ選択回路３のナンド回
路15、ナンド回路14に入力されるからナンド回路14のみ
ゲートが開いてナンド回路16の出力端子1024UTにはフ
リツプフロツプFF2の出力Q2と同じ出力波形が得られ
る。このようにして、2.048MHZのクロツク信号CLOCKは1
/2に分周され、クロツク信号CLOCKの256個のパルスに対
して128個のパルスを持つ周波数1.024MHZの信号が得ら
れる。なお、同期信号FSと同期し、かつ時間幅がクロツ
ク信号CLOCKの周期の1/2であるリセツト信号Ｒによりフ
リツプフロツプFF2の出力Q2は“1"となり、同期信号FS
が“1"になった時選択回路３の出力が必らず“1"になる
ようにしている。 次に、T1搬送方式ではフレーム同期用の同期信号FSが
8KHZ、クロツク周波数は1.536MHZと1.544MHZがあるが、
まずクロツク周波数が1.536MHZの場合について第５図の
タイミングチヤートを参照して説明する。 この場合制御信号T1SEL、1544SELの論理が表１に示さ
れるようにそれぞれ“1"、“0"と設定される。制御信号
1544SELが“0"であるので、クロツク制御回路１におい
てナンド回路６の出力は常に“1"になり、それぞれクロ
ツク信号CLOCKの反転信号、非反転信号であるパルス
Φ、が出力される。また、制御信号T1SELが“1"であ
るので分周器２内のインバータ10の出力は“0"となり、
オアナンド回路９の出力はフリツプフロツプFF1の出力Q
1とフリツプフロツプFF2の出力Q2に依存し、出力Q1、Q2
が共に“1"の時に“0"となり、出力Q1、Q2のうちいずれ
か一方または両方が“0"の場合には“1"となる。 さて、時刻t1に、リセツト信号Ｒがリセツト信号MRと
してフリツプフロツプFF2に入力されるとともに、イン
バータ８を介してリセツト信号Ｒの反転信号がセツト信
号MSとしてフリツプフロツプFF1に入力される。この
時、パルスΦは“0"であるからフリツプフロツプFF1の
マスターフリツプフロツプMFF1の出力▲▼は“1"
となり、そのデータは保持され、またスレーブフリップ
フロップSFF1は読み出し状態にあるので出力Q1は“0"と
なる。一方、フリツプフロツプFF2のマスターフリツプ
フロツプMFF2の出力▲▼は“0"になり、そのデー
タは保持され、またスレーブフリツプフロツプSFF2は読
出し状態にあるので出力Q2は“1"となる。時刻t2にパル
スΦが“1"に立上ると、フリツプフロツプFF2の出力Q2
は“1"であるのでフリツプフロツプFF1のマスターフリ
ツプフロツプMFF1の出力▲▼は“1"から“0"に反
転する。さらに、時刻t3にパルスΦが“0"に立下がる
と、フリツプフロツプFF1のスレーブフリツプフロツプS
FF1の出力Q1は“0"から“1"に反転し、フリツプフロツ
プFF2の出力Q2が“1"であることからオアナンド回路９
の出力は“0"となる。時刻t4にパルスΦが“1"に立上る
と、フリツプフロツプFF2のマスターフリツプフロツプ
のMFF2の出力▲▼が“0"から“1"に反転し、以下
同様に動作して、フリツプフロツプFF1、FF2からクロツ
ク信号CLOCKに対して1/3に分周された信号▲▼、
Q1、▲▼、Q2が出力される。フリツプフロツプFF
2の出力▲▼、Q2はナンド回路11に入力し、出力
▲▼が“0"から“1"に立上る時0.5クロツク分
“0"になる出力が得られる。また、フリツプフロツプFF
1の出力▲▼とフリツプフロツプFF2の出力Q2はナ
ンド回路12に入力し、フリツプフロツプFF2の出力Q2が
“0"から“1"に立上る時0.5クロック分“0"になる出力
が得られる。さらにナンド回路11とナンド回路12の各出
力はナンド回路13に入力し、クロツク信号CLOCKに対し
て2/3に分周された信号、すなわち1.536MHZ×2/3＝1.02
4MHZの周波数の信号がナンド回路13から出力される。と
ころで、制御信号T1SELは“1"であるからインバータ10
の出力は“0"となるので選択回路３のナンド回路14とナ
ンド回路15のうちナンド回路15のみゲートが開き、ナン
ド回路13の出力が出力端子1024UTに出力される。この
ようにして、1.536MHZのクロツク信号CLOCKは2/3に分周
され、クロツク信号CLOCKの192個のパルスに対して128
個のパルスを持つ周波数1.024MHZの信号が得られる。 次に、クロツク周波数が1.544MHZの場合について第６
図のタイミングチヤートを参照して説明する。この場
合、制御信号T1SEL、1544SELの論理は表１に示したよう
にともに“1"に設定される。制御信号1544SELが“1"で
あるので、ナンド回路６の出力は同期信号FSの反転信号
になり、フリツプフロツプFF1、FF2に入力されるパルス
Φはクロツク信号CLOCKの反転信号と同期信号FSの反転
信号の論理積をとった信号となる。 さて時刻t1に、リセツト信号Ｒがリセツト信号MRとし
てフリツプフロツプFF2に入力されるとともに、インバ
ータ８を介してリセツト信号Ｒの反転信号がセツト信号
MSとしてフリツプフロツプFF1に入力される。この時、
パルスΦは“0"であるからフリツプフロツプFF1のマス
ターフリツプフロツプMFF1の出力▲▼は“1"とな
り、そのデータは保持され、またスレーブフリツプフロ
ツプSFF1は読み出し状態にあるので出力Q1は“0"とな
る。一方、フリツプフロツプFF2のマスターフリツプフ
ロツプMFF2の出力▲▼は“0"になり、そのデータ
は保持され、またスレーブフリツプフロツプSFF2は読み
出し状態にあるので出力Q2は“1"となる。そして、ナン
ド回路11、12、13およびナンド回路15、16を介して出力
端子1024UTに状態“1"が出力される。さらに、時刻t2
にクロツク信号CLOCKが立下っても、このとき同期信号F
Sは“1"であるのでパルスΦは立上らない。そして、同
期信号FSが“0"となり、かつクロツク信号CLOCKが立下
る時刻t3においてようやくパルスΦが立上ることにな
る。同様にして、パルスは時刻t1から時刻t3まで状態
“1"を保つので、この間はフリツプフロツプFF1、FF2の
各出力▲▼、Q1、▲▼、Q2が変化せず、出
力端子1024OUTに出力される信号も“1"のままである。
時刻t3以降の動作はクロツク周波数が1.536MHZの場合と
まったく同様である。このようにして、1.544MHZのクロ
ツク信号CLOCKは同期信号FSが出力されている間の１パ
ルスを除いて2/3に分周され、クロツク信号CLOCKの193
個のパルスに対して128個のパルスを持つ周波数1.024MH
Zの信号が得られる。 本実施例では、フリツプフロツプの回路としてCMＳ
型式の回路で説明したが、他の型式の論理回路にも置き
換えることは可能である。 〔発明の効果〕 以上説明したように本発明によると、T1搬送方式並び
にCCITT勧告による方式のどちらのクロツク周波数にも
対応して、所定の周波数の内部クロツク周波数を得るこ
とができる。また、回路は簡単な構成をしているので、
素子数が少なく、占有面積を小さくすることができるの
でLSI化に適している。
【図面の簡単な説明】
第１図は本発明の一実施例に係る分周回路の構成図、第
２図、第３図はそれぞれ第１図フリツプフロツプFF1、
フリツプフロツプFF2の回路例、第４図、第５図、第６
図はそれぞれクロツク周波数が2.048MHZ、1.536MHZ、1.
544MHZの場合の実施例の動作を示すタイミングチヤート
である。 １……クロツク制御回路 ２……分周器 ３……選択回答 T1SEL、1544SEL……制御信号 CLOCK……クロツク信号 FS……同期信号 Ｒ……リセツト信号。
２図、第３図はそれぞれ第１図フリツプフロツプFF1、
フリツプフロツプFF2の回路例、第４図、第５図、第６
図はそれぞれクロツク周波数が2.048MHZ、1.536MHZ、1.
544MHZの場合の実施例の動作を示すタイミングチヤート
である。 １……クロツク制御回路 ２……分周器 ３……選択回答 T1SEL、1544SEL……制御信号 CLOCK……クロツク信号 FS……同期信号 Ｒ……リセツト信号。
Claims (1)
- (57)【特許請求の範囲】 １．周波数foの同期信号と、192×foの第１周波数、193
×foの第２周波数あるいは256×foの第３周波数を有す
るクロック信号と、第１および第２の制御信号であって
その論理レベルが前記クロック信号が前記第１周波数を
有するときは第１の論理レベルおよび第２の論理レベル
を、前記クロック信号が前記第２周波数を有するときは
両方とも前記第２の論理レベルを、前記クロック信号が
前記第３周波数を有するときは両方とも前記第１の論理
レベルをそれぞれとる第１および第２の制御信号とを受
け、前記クロック信号の周波数にかかわらず128×foの
周波数を有する分周信号を発生する分周回路であって、
前記同期信号、前記クロック信号および前記第１の制御
信号を受け、前記第１の制御信号が前記第１の論理レベ
ルをとるときは前記クロック信号を出力し、前記第１の
制御信号が前記第２制御信号をとるときは前記同期信号
が現われる毎に前記クロック信号の１クロックをマスク
して出力するクロック制御回路と、このクロック制御回
路の出力信号をクロック端子に受ける二つのマスタース
レーブフリップフロップであって一方の出力が他方の入
力に接続された二つのマスタースレーブフリップフロッ
プ、ならびに前記第２の制御信号が前記第１の論理レベ
ルをとるときは前記一方のマスタースレーブフリップフ
ロップの出力をその入力に供給し前記第２の論理レベル
をとるときは前記一方および他方のマスタースレーブフ
リップフロップの出力の論理積を前記一方のマスタース
レーブフリップフロップの入力に供給する第１のゲート
回路を有し、前記第２の制御信号が前記第２の論理レベ
ルをとるときは前記クロック制御回路の出力信号を1/2
に分周して出力し前記第１の論理レベルをとるときは1/
3に分周して出力する分周器と、前記分周器が前記クロ
ック制御回路の出力信号を1/3に分周するときの前記一
方および他方のマスタースレーブフリップフロップの夫
々の出力信号およびこれらの反転出力信号を受けて前記
クロック制御回路の出力信号を2/3に分周した信号を発
生する第２のゲート回路、ならびに前記第２の制御信号
が前記第１の論理レベルのときは前記一方のマスタース
レーブフリップフロップの出力を選択して出力し前記第
２の論理レベルのときは前記第２のゲート回路の出力を
選択して出力するセレクタを有する選択回路とを備え、
前記選択回路の出力を前記分周信号として取り出すこと
を特徴とする分周回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59266747A JP2687325B2 (ja) | 1984-12-18 | 1984-12-18 | 分周回路 |
| DE19853544820 DE3544820A1 (de) | 1984-12-18 | 1985-12-18 | Taktfrequenzteilerschaltung |
| GB08531120A GB2169116B (en) | 1984-12-18 | 1985-12-18 | Clock frequency divider circuit |
| US06/810,123 US4656649A (en) | 1984-12-18 | 1985-12-18 | Clock frequency divider circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59266747A JP2687325B2 (ja) | 1984-12-18 | 1984-12-18 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61144121A JPS61144121A (ja) | 1986-07-01 |
| JP2687325B2 true JP2687325B2 (ja) | 1997-12-08 |
Family
ID=17435144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59266747A Expired - Lifetime JP2687325B2 (ja) | 1984-12-18 | 1984-12-18 | 分周回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4656649A (ja) |
| JP (1) | JP2687325B2 (ja) |
| DE (1) | DE3544820A1 (ja) |
| GB (1) | GB2169116B (ja) |
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| JPS6347105Y2 (ja) * | 1981-01-13 | 1988-12-06 | ||
| US4406014A (en) * | 1981-04-03 | 1983-09-20 | Bristol Babcock Inc. | Switched frequency divider |
-
1984
- 1984-12-18 JP JP59266747A patent/JP2687325B2/ja not_active Expired - Lifetime
-
1985
- 1985-12-18 US US06/810,123 patent/US4656649A/en not_active Expired - Fee Related
- 1985-12-18 GB GB08531120A patent/GB2169116B/en not_active Expired
- 1985-12-18 DE DE19853544820 patent/DE3544820A1/de active Granted
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| DE3544820C2 (ja) | 1987-09-17 |
| US4656649A (en) | 1987-04-07 |
| JPS61144121A (ja) | 1986-07-01 |
| DE3544820A1 (de) | 1986-06-26 |
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